LDPC编译码器设计与FPGA实现

设计了基于CCSDS标准下的码字为(8176,7154)、码率为7/8的低密度奇偶校验码(LDPC)的编码器和译码器,并在FPGA开发板上进行了硬件实现。基于直接编码理论,用伪随机序列发生器产生信息位进行编码,以循环移位寄存器为编码器的核心,采取移位寄存累加器(SRAA)结构实现了快速编码运算。将编码后的数据在MATLAB中进行信道仿真后,基于比特翻转译码算法原理设计了一种译码迭代次数可变的硬判决译码器,避免了在超过或接近译码极限时硬判决译码的误码率会随迭代次数增加而大幅上升的情况。然后,在不同信噪比条件下比较了译码性能,译码器在连续传输两帧数据时能纠错85位左右错误码字。最后,在工作频率200MHz的条件下进行了编译码器的硬件实现测试,证明了该译码器具有良好的译码性能和较低的硬件复杂度。

数码显示译码器的研究

1译码器 译码是编码的逆过程．把代码的特定含义“翻译”出来的过程叫做译码，实现译码操作的电路为译码器．译码器是数字系统和计算机常用的一种逻辑部件．例如，计算机中需要将指令的操作码“翻译”成各种操作命令，就要使用指令译码器存储器的地址译码系统，则要使用地址译码器．LED显示电路需要七殷显示译码器等．

一种可配置Viterbi译码器的设计

为了满足数字通信中不同通信标准的变化,设计了一种支持多标准的Viterbi译码器。该译码器支持1/2、1/3、1/4三种不同的码率、3-9的约束长度和任意约束多项式的通信标准。为了实现多标准的译码,在加比选单元增加了数据选择器,回溯单元采用了滑窗回溯译码。译码器支持无符号数的输入,简化了欧几里得距离的计算方式。针对状态度量值不断增大的问题,增加了状态度量值防溢出的设计。基于55nm工艺进行逻辑综合,译码器的面积为0.35mm2,250MHz工作频率下,功耗为57.33mW。通过Matlab模拟通信过程中的噪声干扰,结果表明,该译码器在支持不同通信标准译码的同时,纠错能力优于传统译码器。

实现Viterbi译码器幸存路径存储及译码输出的一种新方法

提出了一种幸存路径存储及输出的新方法———SMDO法,该方法与传统的寄存器交换法和回索法相比具有存储量小、译码延迟短的特点,并且极适合利用FPGA内置的EAB块实现。

基于GPU的LDPC译码器设计

为了提高低密度奇偶校验码(LDPC)译码器的译码速度,提出了一种基于图形处理单元(GPU)加速的并行LDPC译码方案。该方案基于对数似然比(LLR-BP)译码算法进行设计,针对算法的可并行部分采用并行度更高的边并行译码方案,以降低译码延迟并提高了GPU的线程利用率。此外,通过优化线程分配策略,将变量节点更新的信息存储在访问成本更低的共享内存中,减少了消息传递过程中对全局内存的依赖。实验结果表明,所提方案的译码速度分别是传统的节点并行译码和边并行译码方案的2.8倍和1.2倍,满足高速通信系统的需求。

基于GPU的LDPC增强准最大似然译码器并行实现

增强准最大似然(EQML)译码器对于码长较短的低密度奇偶校验(LDPC)码的译码性能优于传统置信传播(BP)译码器,可较好满足5G移动通信的高可靠性要求,但由于其计算结构复杂导致译码速度大幅降低。为提高EQML译码器的译码速度,提出一种基于GPU的EQML译码器并行化加速方案,压缩并存储不规则LDPC码的奇偶校验矩阵,通过对传统BP译码算法进行重新排序以最大化利用Kernel中的线程,并对再处理过程中的每个阶段进行多码字并行译码,实现内存访问优化及流并行译码。实验结果表明,基于GPU的EQML译码器在保持纠错性能的同时,相比基于CPU的EQML译码器的译码速度约提升了2个数量级。

基于FPGA的高速Viterbi译码器设计与实现

Viterbi算法是卷积码最常用的译码算法。在卷积码约束长度较大 ,译码时延要求较高的场合 ,如何实现低硬件复杂度的Viterbi译码器成为新的课题。本文提出新颖的Viterbi路径权重算法、双蝶形译码单元结构、高效的状态度量存储器等技术 ,使Viterbi算法充分和FPGA灵活的片内存储和逻辑单元配置方法相结合 ,发挥出最佳效率。用本算法在 32MHz时钟下实现的 2 56状态Viterbi译码器译码速率可达 4 0 0Kbps以上 ,且仅占用很小的硬件资源 ,可以方便地和Turbo译码单元等集成在单片FPGA上 ,形成单片信道译码单元。

FPGA中宽边译码器的测试方法研究

现有的关于FPGA的测试主要集中在可编程逻辑和互连线资源,而没有涉及FPGA中的宽边译码器的测试。本文提出了一种测试FPGA中宽边译码器的方法,该方法实现了FPGA中的宽边译码器的逻辑资源及其相连的长线资源的全覆盖测试。该实验采用Xilinx公司的XC4000E系列芯片,在基于SOC软硬件协同技术的FPGA自动测试系统中进行测试。实验结果表明,用本文提出的4次配置图形和测试向量能够完成全覆盖测试。

LDPC码高速译码器的设计与实现

通过对LDPC码(低密度奇偶校验码)的迭代译码算法的分析,提出了一种同时能够对两个码字进行译码,使得译码器中的变量节点和校验节点交替被两个码字使用的译码器结构。该结构不仅适用于全并行结构的LDPC码译码器,也适用于目前广泛采用的半并行结构译码器。以此结构为基础,实现了一个长度为1008bit,改进半并行结构的LDPC码译码器。此结构能够充分利用现有半并行结构译码器的逻辑资源,将译码器数据吞吐率提高近一倍。测试结果表明,该译码器的有效信息速率达到45Mbps。

HDB_3编译码器的优化设计与实现

针对现有HDB3(三阶高密度双极性)编码器中存在编码复杂、输出延时长等缺陷,提出了一种基于分组编码、统一极性判断和位置极性判断的HDB3编码器快速设计方法,并相应提出了基于极性判别的快速译码设计方法,避免了译码过程中的取代节检测.在QuartusⅡ5.1下的仿真结果表明,提出的编译码方法具有消耗资源少、工作速度快的优点,与现有方法相比,编码和译码占用的逻辑单元数分别减少25%和40%,扇出数分别减少29.4%和50.9%.经实际测试,编译码器功能正确,可用于实际电路中.

WCDMA系统中Turbo码译码器的FPGA实现——高效实现Log-MAP算法的硬件结构

在深入研究 Turbo码译码算法的基础上 ,提出一种高效实现 log- MAP算法的硬件结构 ,基于此结构实现的用于宽带码分多址系统的

高速低功耗维特比译码器的设计与实现

提出了一种基于改进T 算法和回溯法的高速低功耗维特比 (Viterbi)译码器 该译码器采用了并行和流水结构以提高速度 ,减少了加 比 选模块中不必要的操作 ,并在回溯过程中采用了幸存路径复用的方法 ,为利用时钟关断技术降低系统功耗提供了可能 利用 0 2 5 μmCMOS工艺 ,成功地设计并实现了 (2 ,1,7)Viterbi译码器 ,其电路规模约为 5万等效门 ,芯片内核面积为 2 18mm2 ,译码速度可达 10 0MHz,而译码延迟仅为 32个时钟周期 。

一种嵌入式MPU指令译码器设计

针对与 Intel系列微处理器兼容的嵌入式微处理器单元 (MPU) ,讨论其译码器的设计问题。通过分析比较两种可行的读入方案 ,择优选用了在状态机控制下的指令读入机制 ,并设计了具有 8个状态的状态机来控制指令读入 ,实现了复杂指令简单化的目的。采用表格技术将译码器与微程序的设计分离。译码器位于 MPU指令流水线的中部 ,其输出队列的长度影响 MPU的性能 ,文中近似采用 M/ M/ 1 / K排队系统的分析方法 ,确定了输出队列长度。译码器与 MPU的其它部分联调完成后 ,使用具有实际意义的应用程序进行测试的结果表明 ,该译码器的设计是合理有效的。

Turbo码译码器“及早判决”门限的确定及输出信噪比停止迭代准则

提出将实际的 AWGN信道与 Turbo码译码器构成的联合信道看成一个等效 AWGN信道 ,在此基础上 ,提出一种新的采用译码器输出对数似然比序列的信噪比作为译码器停止迭代的判决准则 .为减少译码复杂度 ,可以将 Turbo码译码过程中对数似然比超过某一门限的符号及时判决输出 .给出了门限值的理论确定方法 .

基于FPGA的删除卷积码Viterbi软判决译码器的研究

采用FPGA实现删除卷积码Viterbi软判决译码,与传统方式相比,提高了译码器的工作速度和可靠性,降低了功耗.在译码器的设计中,提出了'ACS全复用结构'和采用路径的相对量度取代绝对量度的方法,并得出了相对量度的上边界,从而有效地降低译码器的复杂度,使得利用单片FPGA芯片实现删除卷积码Viterbi软判决译码成为现实.对各种软判决的距离度量的计算方法进行了分析比较,得出了采用'1范数'和相关值取代欧氏距离最为合适.仿真结果表明,所设计的译码器具有良好的性能,与理论边界值只有0.2～0.4dB的差距.

高速Viterbi译码器的FPGA实现

提出了一种高速V iterbi译码器的FPGA实现方案。该译码器采用全并行结构的加比选模块和寄存器交换法以提高速度,并且利用大数判决准则和对译码器各个部分的优化设计,减少了硬件消耗。译码器的最高输出数据速率可以达到90 Mbps。译码器的性能仿真和FPGA实现验证了该方案的可行性。

一种高速Viterbi译码器的设计与实现

Viterbi算法是卷积码的最优译码算法.设计并实现了一种高速(3,1,7)Viterbi译码器,该译码器由分支度量单元(BMU)、加比选单元(ACSU)、幸存路径存储单元(SMU)、控制单元(CU)组成.在StratixⅡ FPGA上实现、验证了该Viterbi译码器.验证结果表明,该译码器数据吞吐率达到231Mbit/s,在加性高斯白噪声(AWGN)信道下的误码率十分接近理论仿真值.与同类型Viterbi译码器比较,该译码器具有高速、硬件实现代价低的特点.

高吞吐量低存储量的LDPC码译码器FPGA实现

针对规则(r,c)-LDPC码,设计了一种基于Turbo结构的FPGA译码实现算法,采用多路并行译单帧数据,多帧并行译码的结构,具有收敛速度快和存储量低的特点.为实现多路并行译单帧数据,首先将LDPC码划分成几个超码,并对每个超码内的单校验码采用并行BCJR算法.同时,为简化并行BCJR译码时的内部结构和控制单元的复杂度,提出一种修正的分圆陪集构造方法.在具体实现中,采用了3帧并行译码的结构来进一步提高吞吐量.对一个码长为1 600,规则(3,5)-LDPC码,用Altera公司的StratixEP1S25 FPGA芯片设计了译码器,在主频40 MHz条件下采用20次迭代,可使吞吐量达50 Mbit/s.

基于DSP的Reed-Solomon编译码器的设计与实现

设计了一种在低码率条件下针对 Reed- Solomon编译码算法的专用处理器。该处理器基于 DSP结构 ,减小了芯片的面积和功耗。同时 ,它采用三级流水线结构 ,编写的软件和硬件在Altera的 FPGA上进行了实时验证。

基于译码器扩展的单片机键盘输入电路

文章从单片机系统键盘输入电路的各种方式入手,先后对各种不同输入方式进行了探讨,对带译码器扩展的动态扫描键盘输入方式进行了重点讨论和分析。