16位超前进位加法器的设计

电子计算机是由具有各种逻辑功能的逻辑部件组成的,加法器就属于其中的组合逻辑电路。如果对传统的加法器电路进行改进,在超前进位链的基础上,用一种新的超前进位链树的设计方法不仅可以克服串行进位加法器速度低的缺点,也可以解决单纯的超前进位加法器带负载能力不足等问题,从而在实际电路中使加法器的运算速度达到最优。根据这种理论,可以推导得到最优的任意位加法器。

超前进位加法器的延迟时间公式与优化设计

从门电路标准延迟模型出发 ,在超前进位加法器单元电路优化的基础上 ,给出了超前进位加法器延迟时间公式 ,阐明了公式中各项的意义 .推导出模块延迟时间公式、最大级联数 Km( max) 、最优分组方案等重要结果 .并与功耗、面积约束一起 ,归纳出超前进位加法器的优化设计规则 .

超前进位加法器基本单元电路及其组合方案的优化设计

从体现资源 (面积 )、速度、功耗的各个方面分析了超前进位加法器进位传输函数的 2种定义和基本单元电路及其 3种组合方案 .完成了基本单元电路及其组合方案的优化设计并给出了组合电路的一些优化方法 .

超前进位加法器混合模块延迟公式及优化序列

为扩展操作位数提出了一种更具普遍性的长加法器结构──混合模块级联超前进位加法器。在超前进位加法器(CLA)单元电路优化和门电路标准延迟模型的基础上,由进位关键路径推导出混合模块级联CLA的模块延迟时间公式,阐明了公式中各项的意义。作为特例,自然地导出了相同模块级联CLA的模块延迟时间公式。并得出和证明了按模块层数递增级联序列是混合模块级联CLA各序列中延迟时间最短、资源(面积)占用与功耗不变的速度优化序列。这一结论成为优化设计的一个设计规则。还给出了级联序列数的公式和应用实例。

超前进位加法器优化设计的结构参数约束

在超前进位加法器基本单元电路及其组合方案优化设计的基础上,将微电子工艺水平制约下的速度、面积、功耗约束经分析归纳转化为超前进位加法器全面优化的结构参数约束,推导出了组位数ljm模块层数Mj与门电路最大扇入Nf anin(m ax)、扇出Nf anout(m ax)的约束公式.公式给出了超前进位加法器结构参数(ljm、Mj)在优化设计中的约束,为超前进位加法器的优化设计规则奠定了基础.

基于逻辑结构的超前进位加法器的设计

通过对计算机加法器的研究,从门电路标准延迟模型出发,在对超前进位加法器逻辑公式研究的基础上,在主要考虑速度的前提下,给出了超前进位加法器的逻辑电路的设计方案。主要对16位、32位加法器的逻辑电路进行分析设计,通过计算加法器的延迟时间来对比超前进位加法器与传统串行进位链加法器,得出超前进位算法在实际电路中使加法器的运算速度达到最优。

超前进位加法器研究

从硬件底层优化设计考虑,将串行加法转变为超前进位加法来提高底层的运算速度。通过设计超前进位加法将迭代关系去掉,使各变量运算彼此相对独立,避免进位传播,来降低门级层数,最终提高运算速度。

基于虚拟仪器的计算机硬件课程实验平台设计与实现——四位超前进位加法器

该文通过LabVIEW构建虚拟的硬件实验平台,该平台具有易于使用、方便维护、价格低廉等特点。作为具体实例,该文实现了一个基于LabVIEW虚拟的ALU的核心部件——四位超前进位加法器。虚拟的加法器可以通过演示更好的说明加法器内部的工作原理。

超前进位加法器的一种优化设计

描述了超前进位加法器的一种优化设计。在结构上采用按4位分组进行超前进位的方法达到并行、高速的目的。为了在高速运算的同时降低功耗,对求和式子进行了逻辑变换;在晶体管级进行优化的单元电路设计,可减小延时、降低整个电路的面积和功耗。

一种超前进位加法器的新颖BIST架构

针对超前进位加法器 ( CLA) ,提出了一种高效的 BIST架构。这种新的架构结合了确定性测试和伪随机测试的优点 ,并避免了各自的短处。同时 ,还提出了一个测试向量集 ,并充分利用了CLA加法器内部结构的规整性 ,向量集规模较小 ,便于片内集成。最后 。

混合模块无等待时间序列超前进位加法器设计

在不增加超前进位加法器模块延迟时间的条件下,为最大限度地扩展操作位数,在分析混合模块超前进位加法器(CLA)延迟时间公式的基础上提出了混合模块无等待时间序列超前进位加法器。给出了混合模块CLA的无等待时间序列和无等待时间完全序列的定义,推证出序列的延迟时间公式及重要性质。并在功耗、面积(资源)占用约束下,优化设计了操作位数复盖范围为10～854位的94个混合模块无等待时间序列超前进位加法器。实现了保持CLA模块速度条件下,最大限度地扩展操作位数的目的。

性能改进的16位超前进位加法器

加法运算是最重要最基本的运算,所有的其他基本算术运算,减、乘、除、模乘运算最终都能归结为加法运算。在不同的场合使用的加法器对其要求也不同,有的要求速度更快,有的要求面积更小。基于速度更快的要求,对3种常用加法器从结构与性能上进行比较,给出了综合面积与速度的比较。进而对超前进位加法器进行了进一步改进,加入了流水线结构设计,大大提高了其速度性能。

基于流水线结构的8位超前进位加法器设计

在2位超前进位加法器的基础上,引入了流水线结构,设计了一种8位流水线加法器,极大地提高了加法器的运算速度,减少了加法指令的CPU占用时间,并对加法器的关键结构锁存器设计从逻辑功能和电路结构上进行了详细讨论,证明本设计的可行性。

32位高速动态CMOS超前进位加法器的研究

针对TSPC、NSTSPC、ANT等动态电路所存在的缺点,本文介绍了一种新型的动态电路结构-DPANL,即双通路N逻辑动态电路。本文首先对TSPC、NSTSPC和ANT三种电路存在的缺点进行了分析,然后重点分析了DPANL动态电路的工作原理及其优势。并采用DPANL和ANT两种动态电路实现了32位超前进位结构的加法器,Nanosim的仿真结果表明,采用DPANL电路实现的加法器具有速度快、功耗小的特点。

基于混合SETMOS结构的超前进位加法器

通过混合SETMOS电路设计来代替环境适应性不高的纯单电子晶体管电路,并在此基础上构建了一种新的混合超前进位加法器。首先利用SETMOS生成几种基础逻辑门,进而基于超前进位加法器的原理组合这些门,通过软件仿真验证最终生成的纳电级加法器电路的效果并将其与微电级的MOS电路进行比较。测试结果证明新的混合SETMOS结构超前进位加法器在正常室温环境下成功实现加法器功能的同时,能够缩小尺寸、功耗与运算时间,从而使得纳米电子逻辑电路初步具备应用于生产实践中的条件。

超前进位加法器的实现

集成电路的制造技术的第一道门槛就是电路设计技术。随着微机的性能的飞速发展,在这一平台上出现了多种优秀的EDA开发工具,这些工具可用于任何工作站。通过这些工具之间互相的组合,可以在微机上实现很好的设计开发环境。

进位保留加法器的命题投影时序逻辑组合验证

为保证硬件设计的正确性,提出了对硬件设计组合验证的新方法.该方法在命题投影时序逻辑的统一框架下,实现对硬件系统行为的建模,对所期望性质的形式化描述,并利用命题投影时序逻辑合理且完备的公理系统对系统性质进行验证,从而证明硬件系统满足期望的性质,保证设计的正确性.进位保留加法器的验证实例说明了该方法的可行性。

5加数并行加法器及其进位接口

传统加法器在处理多操作数累加时,必须进行多次循环相加操作。针对该问题设计5操作数并行加法器及其高速进位接口。电路采用多操作数并行本位相加和底层进位级联传递的方式,在一定程度上实现多操作数间的并行操作,减少相加次数。模拟结果验证了该加法器的设计合理性,证明其能缩短累加时间、提高运算效率。

一种Ling选择进位加法器

设计一种Ling选择进位加法器,组间采用Ling进位代替传统的进位,利用内部连线与节点扇出平衡的并行前缀逻辑产生进位机制,并对通常的进位选择模块进行调整,以使其适合Ling进位。该加法器兼具了Ling加法器的快速性,又避免了逻辑产生的复杂性。实验结果表明,与超前进位加法器相比,该加法器的速度提高12%左右。

多位快速加法器的设计

加法运算在计算机中是最基本的,也是最重要的运算。传统的快速加法器是使用超前进位加法器,但其存在着电路不规整,需要长线驱动等缺点。文章提出了采用二叉树法设计加法器的方法,用该方法实现的加法器,具有电路规整、易于扩展及速度快等优点。