超高速集成电路硬件描述语言VHDL

1引言 1980年3月,美国国防部实施了旨在提高高速集成电路技术领域尤其是国防系统的技术水平的“VHSIC计划”。计划初期就已明确提出需要一种用以交流设计数据的硬件描述语言。1981年夏,国防分析协会组织了一个专门小组来定义这种标准语言的需求。国防部以该小组的最终报告为基础定义了VHSIC硬件描述语言即VHDL的需求集合,提出了实现VHDL及其支持环境的二阶段方案,并由TI、IBM。

芯片设计方法学的基础——硬件描述语言Verilog——国家标准GB/T18349-2001《集成电路/计算机硬件描述语言Verilog》介绍

全面且系统地介绍硬件描述语言 Verilog标准的基本内容、组成及其修订要点 ;同时介绍了《硬件描述语言Verilog(第 4版 )》.

硬件描述语言与数字集成电路课程教学

以交通灯控制器的设计为例 ,介绍了Verilog硬件描述语言在数字集成电路课程教学中的应用 。

基于超高速硬件描述语言的快速数字锁相环设计

文章介绍了一种新型的数字锁相电路,通过设置相位差时间闸门的方法进行快速锁相。仿真分析表明,该电路在相同相位误差条件下可以显著提高传统的超前-滞后型数字锁相环的锁相速度。

电子设计自动化中的硬件描述语言

通过一个设计例子介绍了VHDL语言的应用,说明了实现电子电路的电子设计自动化(EDA)过程。

硬件描述语言Verilog的建模技术

通过对Verilog语言的层次化建模、门级建模、数据流级建模、行为建模、开关级建模等各个抽象层次的研究 ,全面阐述了Verilog的建模方法。对于理解、使用和制订我国的Verilog语言标准会有所帮助。

“硬件描述语言”课程改革的教学研究

针对黑龙江大学集成电路专业"硬件描述语言"课程现状,分析问题所在,拟定了相关课程的整合计划,从理论教学、实践教学、授课内容等方面提出了改革课程教学方案,做到理论教学和实践相结合,为学生进一步深入学习数字集成电路的相关课程打下坚实的基础。

硬件描述语言VHDL的发展

本文介绍了在数字电路设计中,随着计算机技术、超大规模集成电路(CPLD、FPGA)的发展和硬件描述语言(HDL,Hardware Description Language)的出现,软、硬件设计之间的界限被打破,数字系统的硬件设计可以完全用软件来实现,只要掌握了HDL语言就可以设计出各种各样的数字逻辑电路。

模拟硬件描述语言AHDLs及其发展

AHDLs（AnalogHardwareDescriptionLanguage）能对模拟集成电路的功能和结构进行描述。它是发展模拟及混合集成电路EDA工具的基础。本文概要介绍了AHDLS标准的设计思路，详细阐述了AHDLS的模型化描述方法及其运用，最后说明了发展AHDLS的必要性。

硬件描述语言Verilog HDL及应用

本文主要介绍硬件描述语言VerilogHDL的特点以及它在大规模集成电路设计中的应用,并给出了实际应用的关键步骤。

FPGA、CPLD及其硬件描述语言VHDL

本文介绍了目前最前沿的逻辑器件－现场可编程门阵列（FPGA）、复杂的可编程逻辑器件（CPLD）的发展、类型及应用；同时给出了其硬件描述语言（VHDL）的特点、应用及编程方法。

硬件描述语言VHDL及其应用

ＶＨＤＬ（ＶＨＳＩＣＨａｒｄｗａｒｅＤｅｓｃｒｉｐｔｉｏｎＬａｎｇｕａｇｅ）是一种超高速ＶＬＳＩ硬件描述语言，能对集成电路的功能和结构进行描述，用ＣＡＤ软件将其编译和转换，并自动形成线路。概要地介绍了ＶＨＤＬ的设计组织和数据类型，并对ＶＨＤＬ的特点及其在ＶＬＳＩ设计中的应用要点做了一些探讨。

一种基于硬件描述语言(Verilog HDL)设计的频率切换器

本文通过设计频率切换器介绍了一种比较新型的集成电路设计方法。

VHDL在数字集成电路设计中的应用

概述了数字集成电路设计的发展趋势;分析了VHDL的特点;结合实例介绍了VHDL在数字集 成电路设计中的应用方法。

基于Balsa的异步集成电路设计方法

由于异步电路具有高性能、低功耗及模块性等特点,特别是在超高速集成电路中可以解决时钟偏斜的问题,使其成为当今集成电路尤其是CPU设计研究的热点。但异步电路开发难度较大,软件及工具功能受限等因素限制了其迅速发展。文章介绍了由英国曼彻斯特大学开发的异步电路设计语言Balsa及相关开发平台的使用方法和设计流程,并与现有硬件描述语言进行了比较分析,提出了异步电路设计工具的发展方向。

RTL集成电路的时序深度

在高层次测试生成中 ,为了更好地利用高层次电路的结构信息 ,以Verilog硬件描述语言描述的电路为研究对象 ,提出寄存器传输级 (RTL)集成电路的静态时序深度和动态时序深度概念 .从静态、动态两方面出发度量语句的执行效果和程序运行的时序关系 ,并结合实例分析了二者在高层次测试生成中的应用 .高层次行为信息的提取也将为高层次设计和验证提供方便 .

自动提取RTL级集成电路时序信息

文章以Verilog硬件描述语言描述的电路为研究对象,给出RTL级集成电路的静态时序深度和动态时序深度概念。从静态、动态两方面出发度量语句的执行效果和程序运行的时序关系,并实现了信息的自动提取,从而为高层次测试生成、设计验证提供了方便。

电话机拨号集成电路仿真设计

针对Multisim软件的元件库中缺少拨号集成电路元件,无法进行电话机电路仿真的情况,本文采用了Multisim提供的VHDL数字电路仿真模块,设计一个基于VHDL硬件描述语言的元件,并以此元件为基础,结合模拟元件进行拨号集成电路仿真设计。对设计的拨号集成电路HM9102D进行了功能测试,测试结果符合拨号集成电路的基本逻辑功能要求及信号的输入输出要求。该设计表明,对复杂的数模结合集成电路,采用VHDL模块与模拟电路相结合的方法可以方便地进行仿真设计。

数字集成电路测试中测试矢量的生成

电路的日益复杂和集成度的不断提高，测试已成为集成电路设计中费用最高、难度最大的一个环节。本文主要讨论了测试中伪随机测试矢量的生成，并提出了改进其周期的办法，从而能大大提高故障的覆盖率。最后通过硬件描述语言Verilog在QuartusⅡ软件下进行仿真，验证了其正确性。