用FPGA实现先行进位单元阵列除法器

介绍了用ＦＰＧＡ实现先行进位单元阵列除法器的原理及方法。本除法器在速度上不仅较软件方法快近十倍，而且较传统的硬件除法器有很大的提高；同时，利用ＦＰＧＡ设计技术，将本除法器集成在一单片的ＦＰＧＡ器件上。

不恢复余数阵列除法器的FPGA实现

在研究不恢复余数法的算法基础上,阐述以可控加/减法器(CAS)为基本组成单元的阵列除法器的构造原理,并给出一个完整的定点小数补码除法逻辑图,最后提出一种基于现场可编程门阵列(Field-Programmable Gate Array,简称FPGA)的除法器的硬件实现方法.

原码的阵列乘、除法运算器教学设计

本文针对"计算机组成原理"课程中阵列乘、除法运算器部分内容,覆盖知识面广,抽象性强等特点,对其课堂组织形式及教学内容安排进行设计,课堂教学实践证明,本教学设计有助于学生对知识点的理解,并将该内容纳入自己的知识体系,有助于学生学习能力的培养。

快速单精度浮点运算器的设计与实现

浮点运算单元FPU(Floating-point Unit)在当前CPU的运算中地位越来越重要,论文中实现了一种基于FPGA的快速单精度浮点运算器.该运算器采用了流水线和并行计算技术,使得浮点数运算的速度有了显著的提高.在QUARTUSII 7.1系统上对运算器已仿真成功,结果表明它可以运行在40.5MHz时钟工作频率下,能快速准确地完成各种加、减、乘和除算术运算.

用改进的查表法实现高速模运算电路

阐述了一种改进的查表法来实现高速模运算电路,可以比普通的查表法节省大量的资源,同时又比阵列除法器快速。给出一个使用改进查表法实现除数为常数的快速模运算电路的设计实例,并且给出详细的数学推导过程,最后讨论改进查表法的适用范围和扩展使用,该设计已经通过FPGA验证。