一种高速缓冲存储器的可综合伪随机功能验证方法

针对微处理器的高速缓冲存储器(Cache),提出了一种可综合的伪随机功能验证方法,对其在实际芯片中的性能进行测试,并与常见的基于软件模拟的随机功能验证方法进行了对比.结果表明,与基于软件模拟的伪随机功能验证方法相比,所提出的可综合伪随机验证方法的处理速度快约3个数量级,并且能够发现更多的功能错误.

高速缓冲存储器教学演示系统设计与实现

利用形象生动的动画演示来讲解教学内容是当今ＣＡＩ发展的一个重要方向。本文论述了我们设计实现的有关高速缓冲存储器工作原理的教学动画演示系统。该系统由Ｃａｃｈｅ工作过程、地址映象、ＬＲＵ替换算法、ＬＲＵ算法硬件实现等四个演示模块组成。文中介绍了这几个模块的设计思想、界面以及实现技术等。

VxWorks下的高速缓冲存储器一致性问题解决方案

介绍了 Vx Works下高速缓冲存储器一致性问题的通用解决方法 ,针对Motorola

影响高速缓冲存储器提高命中率的几种因素

在微机系统中，采用各种技术用于提高计算机的工作速度，高速缓冲存储器是其中之一。但是，影响高速缓冲存储器的工作效率（命中率）的因素很多，本文试图对其中主要因素进行分析，并比较其优劣。

计算机高速缓冲存储器体系结构分析

通过对片外和片内高速缓冲存储器体系结构的总结与评价,着重分析了片内Cache与处理器核心部件、外部存储器之间的连接关系,并通过对于普林斯顿结构和哈佛结构的优缺点的讨论和分析可知,片内两级Cache结构中,一级Cache适用于哈佛结构,这样使得最接近处理器操作部件的Cache分开,消除数据引用和指令引用的冲突,远离操作部件的二级Cache则采用普林斯顿结构,可以动态调节指令和数据在其中的分配比例。这种综合的两级Cache体系结构,兼容了哈佛结构和普林斯顿结构的优势,弥补了二者的缺陷,充分发挥片内Cache的作用。

一种新颖的双端口数据高速缓冲存储器

VLIW体系结构是媒体处理器的首选技术。解决处理器内核与访存之间的数据瓶颈,可以采用双Load/Store单元。为此,需要开发具有双端口访问能力的数据高速缓冲存储器。通过分析双端口情况下的系统工作时序、缺失(miss)处理和替换算法,设计并实现了一个4路组相连、容量为16kB的双端口数据高速缓冲存储器。通过在高速缓冲存储器内使用双端口SRAM,使其具有真正双端口并行访问能力,提高了处理器内核的数据吞吐能力。

浅析高速缓冲存储器Cache在PC系统中的应用

本文从PC系统中使用高速缓冲存储器Cache ,其概念和必要性入手 ,介绍了Cache的基本结构、替换策略、一致性问题的处理方法 。

高速缓冲存储器Cache简介

高速缓冲存储器Ｃａｃｈｅ简介●王军评估计算机的主要性能指标之一是运行速度。计算机的程序是在ＣＰＵ中执行的，而平时程序和数据则存放在存储器中。存储器分为外部存储器（如软盘、硬盘、磁带等）和内部存储器。外部存储器容量大，速度慢，内部存储器容量小，速度快。...

高速缓冲存储器性能解析

本文分析了高速缓存的结构和工作原理 ,阐述了高速缓存的工作过程以及对处理器性能的影响。

一种用于图像翘曲变换的高速缓冲存储器设计

车载平视显示(HUD)系统通过图像翘曲变换将原始平面图像信息显示在挡风玻璃曲面上,原始图像数据的非线性访问会造成存储器访问效率下降。为此,设计了一种高速缓冲存储器(Cache),以最大程度保证像素数据访问的连续性,减少存储器访问次数并提高带宽资源利用率。为优化Cache性能,提出存储空间分离管理技术和地址分级比较技术,提高图像像素在Cache中的存储密度,并节省逻辑资源。此外,提出一种Cache容量动态调整的方法,在保证命中率前提下减少Cache存储资源的使用、降低功耗。实验结果显示,存储空间分离管理技术使存储资源节省25%,地址分级比较技术使逻辑资源节省近10%, Cache容量可以减少75%,且动态功耗减少67.578%,静态功耗减少14.060%。

用于DDR高速缓冲存储器电池备份的电源管理IC

DS2731集成了单节Li＋电池充电器、控制系统电源和电池电源切换的电源转换系统以及用于“调节”DDR存储器电源的2MHz同步降压调节器。通过集成FET，DS2731能够以恒流恒压（CCCV）的充电模式，从12V电源电压以最大1．5A的电流为单节Li＋电池快速充电。当辅助电源跌至2．93V以下时，内部比较器将供电电源由系统电源切换至电池。

高速缓冲存储器相关多级互联网络的设计与分析

多级式互联网络（ＭＩＮ＇Ｓ）的是大型信息处理机的高层次结构，但旧式ＭＩＮ＇Ｓ不能有效地支持高速缓冲存储器，其原因是缺少能快速传播的媒介。在本文中我们首先把状态信息目录引入ＭＩＮ开关中，开发一种多重复制高速缓冲存储器，而且我们已证实，在目录式多级互联网络（ＭＩＮＤ）中多重复制要比单一复制的方案更好些。下面就介绍一种新型网络──多级总线网络（ＭＢＮ），它把一个总线多级监测器引入到ＭＩＮ开关中，这个监测总线形成一个由根部存储器和叶部信息处理器构成的多重记忆树。每个开关容纳的地址目录在共享区中约束状态信息，以便滤过一级总线到另一级总线的高速缓冲通量。对个别的需要从一级总线到达另一级总线的高速缓冲通量，其共同点是要通过地址目录，于是，对多级高速缓冲处理器的结构分析和模式模仿就被开发出来了。研究结果表明，带有简单多重复制方案的ＭＩＮＤ和ＭＢＮ比传统目录方案优越。

386以上档次微机高速缓冲存储器的应用

本文介绍３８６以上档次微机采用的高速缓存（ｃａｃｈｅ）原理及选配和写入方式等有关问题。

高速缓冲存储器的应用

介绍了高速缓存产生的原因 ,高速缓存的组成、种类及应用。

高速缓冲存储器应用研究

本文在讨论高速缓冲存储器(cache)工作原理的基础上探索了具有cache特征的高档微机的cache层次结构问题。

INETLi486微处理器的辅助超高速缓冲存贮器设计

超高速缓冲存贮器(cache)技术是目前国际上高档微型机普遍采用的先进技术。尽管i486具有内部cache,然而对于以大量数据集方式进行操作的数据,内部cache又显得不够用。为了充分发挥i486 CPU高速特性,系统必须采用外部cache或者辅助cache,使大多数CPU数据的I/O周期均可对cache进行访问,这样CPU就可在平均接近于零等待状态下进行运行,从而提高了系统的数据吞吐量。如何合理选择Cache的容量以及工作方式是至关重要的。

面向高性能计算的混合存储系统设计与实现

提出了一种采用RAM-disk的混合存储系统,在计算节点的并行文件系统的元数据服务器和对象存储服务器组件中设置不同用途的RAM-disk,用于缓存各种访问模式的文件并提高系统的读写性能.结果表明,采用RAM-disk的混合存储系统可以明显提高系统的读写性能,同时可提高系统的可用性和可维性.

嵌入式系统与DSP的高速接口设计

在嵌入式微处理器对FIFO进行读取操作时,由于一些微处理器本身自带高速缓冲存储器(Cache),会造成读数错误,本文将分析错误原因并给出3种解决此类错误的方案。在编写FIFO接口程序时,可以通过对Cahce进行刷新、禁用或反复赋新地址的方法予以解决。采用以上方法均可以使微处理器从FIFO读出期望的数据,从而降低系统的错误率,提高系统的可靠性。