自动消磁电路（ADC）分析与检测

自动消磁电路（ADC）是阴极射线管（CRT）显示设备的关键电路。通过对自动消磁电路元件的特性、工作原理分析，提出了改进的电路和常见故障检测的方法。

系统效能视角下基于改进ADC法的研究生导师能力多维度矩阵构建研究

导师作为研究生培养过程中的第一责任人,其能力高低直接影响研究生的培养质量。文章基于“五位一体”理念提出的“导研、导学、导言、导行、导心”,将导师能力细化为个人能力、课堂教学能力、日常学术指导能力、研究生的学术成果和研究生非学术成果五大部分,应用结构分析法(Availability Dependability Capability,ADC)的可用性、可靠性和指导能力的概念,构建相应的研究生导师能力多维度矩阵,综合全面地反映导师的能力,为进一步提高研究生培养质量提供参考。

基于ADC和AHP的舰载双波段雷达作战效能评估

针对舰载双波段雷达作战效能评估问题,提出一种基于ADC和AHP的作战效能评估方法。首先,建立了适用于舰载双波段雷达特点的ADC模型,给出了各因子的具体评估过程。然后,通过AHP给出了能力因子各指标权重系数的计算方法。最后以某舰载双波段雷达为例,给出了模型的应用实例。该模型可操作性强,能准确评估舰载双波段雷达作战效能。

1.5T磁共振动态对比增强(DCE-MRI)技术联合表观弥散系数(ADC)值对乳腺肿块样强化病变良恶性的鉴别诊断价值

目的:分析1.5T磁共振动态对比增强(DCE-MRI)技术联合表观弥散系数(ADC)值对乳腺肿块样强化病变良恶性的鉴别诊断价值。方法:选取2021年10月至2024年4月在三明市第二医院治疗的163例乳腺肿块样强化病变患者的临床资料进行回顾性分析。选取的患者均接受1.5T DCE-MRI检查。根据强化方式、时间-信号强度(TIC)曲线、病灶形态、病灶边界,计算ADC值。以病理诊断结果为金标准,以1.5T DCE-MRI诊断结果为对照1组,以ADC诊断结果为对照2组,以联合诊断结果为观察组。对比三种诊断方式在乳腺肿块样强化病良恶性鉴别诊断中的应用价值。结果:以病理诊断结果为金标准,对比对照1组与对照2组的各项诊断效能指标,差异无统计学意义(P>0.05)。观察组的各项诊断效能指标均明显优于对照1组以及对照2组,差异具有统计学意义(P<0.05)。结论:在乳腺肿块样强化病变良恶性的鉴别诊断中,应用1.5T DCE-MRI联合ADC值具有更高的诊断效能,临床应用价值显著。

基于粗细量化并行与TDC混合的CMOS图像传感器列级ADC设计方法

针对传统单斜式模数转换器(Analog-to-Digital Converter,ADC)和串行两步式ADC在面向大面阵CMOS(Complementary Metal Oxide Semiconductor)图像传感器读出过程中的速度瓶颈问题,本文提出了一种用于高速CMOS图像传感器的全并行ADC设计方法.该方法基于时间共享和时间压缩思想,将细量化时间提前到粗量化时间段内,解决了传统方法的时间冗余问题;同时采用插入式时间差值TDC(Time-to-Digital Converter),实现了全局低频时钟下的快速转换机制.本文基于55-nm 1P4M CMOS工艺对所提方法完成了详细电路设计和全面测试验证,在模拟电压3.3 V,数字电压1.2 V,时钟频率250 MHz,输入电压1.2~2.7 V的情况下,将行时间压缩至825 ns,ADC的微分非线性和积分非线性分别为+0.6/-0.6LSB和+1.6/-1.2LSB,信噪失真比(Signal-to-Noise-and-DistortionRatio,SNDR)为68.271 dB,有效位数(Effective Numbers Of Bits,ENOB)达到11.0489 bit,列不一致性低于0.05%.相比现有的先进ADC,本文提出的方法在保证低功耗、高精度的同时,ADC转换速率提高了87.1%以上,为高速高精度CMOS图像传感器的读出与量化提供了一定的理论支撑.

面向高帧率CMOS图像传感器的12位列级全差分SAR/SS ADC设计

针对高帧率CMOS图像传感器的应用需求,提出一种结合逐次逼近型(Successive Approximation Register,SAR)和单斜坡(Single Slope,SS)结构的混合型模拟数字转换器(Analog to Digital Converter,ADC)。该ADC的分辨率为12位,其中SAR ADC实现高6位量化,SS ADC实现低6位量化。该ADC采用了全差分结构消除采样开关的固定失调并减少非线性误差,同时在SAR ADC中采用了异步逻辑电路进一步缩短转换周期。采用110 nm 1P4M CMOS工艺对该电路进行了设计和版图实现,后仿真结果表明,在20 MHz的时钟下,转换周期仅为3.3μs,无杂散动态范围为77.12 dB,信噪失真比为67.38 dB,有效位数为10.90位。

用于GEM-TPC探测器读出芯片的10 bit20 MSPS SAR ADC设计

随着大面积气体电子倍增器——时间投影室探测器的不断发展,其对读出电子学的密度和集成度要求越来越高。基于180 nm的CMOS工艺设计完成了一款10 bit、20 MSPS的逐次逼近寄存器型模数转换器原型芯片。利用该芯片结合模拟前端模块和数字信号处理器,可实现全数字化的前端读出专用集成电路用于GEM-TPC的读出。该ADC主要由DAC模块、动态比较器模块、异步时钟生成模块和SAR逻辑模块构成。仿真结果表明,输入信号频率为1.836 MHz时,ENOB为8.61 bit,内核功耗约为3.3 mW/Ch。

高精度低功耗噪声整形SAR ADC设计

针对传统无源有损积分环路滤波器相较于有源无损积分环路滤波器,具有功耗低、电路设计简单等特点,但其噪声传输函数(NTF:Noise Transfer Function)平滑,噪声整形效果较弱的问题,提出了一种无源无损的二阶积分环路滤波器,保留了无源有损积分优点的同时具有良好噪声整形效果。设计了一款分辨率为16 bit、采样率为2 Ms/s的混合架构噪声整形SAR ADC。仿真结果表明,在125 kHz带宽、过采样比为8时,实现了高信号与噪声失真比(SNDR(Signal to Noise and Distortion Ratio)为91.1 dB)、高精度(14.84 bit)和低功耗(285μW)的性能。

一种16位110 dB无杂散动态范围的低功耗SAR ADC

该文设计了一款16位、转换速率为625 kS/s的逐次逼近寄存器型模数转换器(SAR ADC)。改进的采样保持电路结构,优化了采样线性度和噪声性能。采用分段结构设计电容型数模转换器并使用混合方式的电容切换方案,减小面积和能耗。利用扰动注入技术提升ADC的线性度。比较器采用两级积分型预放大器减小噪声,利用输出失调存储技术及优化的电路设计减小了比较器失调电压和失调校准引入的噪声,优化并提升了比较器速度。芯片采用CMOS 0.18μm工艺设计和流片,ADC核心面积为1.15 mm^(2)。测试结果表明,在1 kHz正弦信号输入下,ADC差分输入峰峰值幅度达8.8 V,信纳比为85.9 dB,无杂散动态范围为110 dB,微分非线性为-0.27/+0.32 LSB,积分非线性为-0.58/+0.53 LSB,功耗为4.31 mW。

宫颈癌患者淋巴脉管间隙浸润的影响因素及ADC值结合DISCO参数在宫颈癌淋巴脉管浸润中的诊断价值

目的探讨宫颈癌患者淋巴脉管间隙浸润(LVSI)的影响因素及表观扩散系数(ADC)值结合超快动态增强扫描(DISCO)参数在宫颈癌LVSI中的诊断价值。方法回顾性分析2021年11月至2022年10月南京医科大学附属妇产医院(南京市妇幼保健院)收治的129例早期宫颈癌患者的病例资料。采用GE SIGNA Architect 3.0T MR仪行盆腔扫描,根据患者是否出现LVSI,分为LVSI阳性组(n=94)及LVSI阴性组(n=35)。分析LVSI阳性组与LVSI阴性组患者的基础资料[年龄、术前国际妇产科联盟(FIGO)分期、组织学类型、组织学分级、浸润深度、脉管内癌栓、神经侵犯、宫旁侵犯、淋巴结转移、鳞状细胞癌抗原(SCCA)、病灶最大径、平均ADC值、血管外细胞外间隙容积比(Ve)、增强曲线下初始面积(IAUGC)、速率常数(Kep)、铜蓝蛋白(CER)、最大增强斜率(MaxSlope)、容量转移常数(Ktrans)、肩胛间棕色脂肪组织(BAT)];采用多因素Logistic回归分析对宫颈癌患者LVSI影响因素进行分析;采用受试者操作特征(ROC)曲线评估ADC值、DISCO参数对宫颈癌LVSI的诊断效能。结果LVSI阳性组与LVSI阴性组患者的年龄、ADC值、术前FIGO分期、组织学类型、浸润深度、脉管内癌栓、神经侵犯、淋巴结转移、Ve、Kep、MaxSlope、Ktrans比较,差异均有统计学意义(P<0.05)。多因素Logistic回归分析结果显示,LVSI阳性的影响因素包括神经侵犯、淋巴结转移、ADC值降低、Ve增加、Kep降低、MaxSlope降低、Ktrans增加(P<0.05)。ROC结果显示,ADC、Ve、Kep、MaxSlope、Ktrans诊断宫颈癌LVSI阳性的曲线下面积(AUC)分别为0.988、0.886、0.909、0.957、0.854,各指标对宫颈癌LVSI阳性均具有较好的诊断效能(P<0.05)。结论LVSI阳性的影响因素包括神经侵犯、淋巴结转移、ADC值降低、Ve增加、Kep降低、MaxSlope降低、Ktrans增加。ADC值结合DISCO参数均可用于宫颈癌LVSI阳性的诊断。

一种具有1~128倍可变增益放大器的低功耗Sigma⁃Delta ADC

为满足传感器应用的低功耗需求,设计并实现了一种低功耗Sigma⁃Delta模数转换器(ADC)芯片。该ADC采用一阶全差分开关电容Sigma⁃Delta调制器,且集成了可编程增益放大器(PGA)和Bandgap;使用1.5 bit量化结构,相较于1 bit量化结构减小了3 dB的量化误差;使用优化的反馈电路,减小了电容失配引入的误差;PGA采用轨到轨的运放电路拓扑,增大了整个芯片的电压适应范围。基于180 nm CMOS工艺对该ADC进行了设计和流片。测试结果表明:该Sigma⁃Delta ADC在采样频率512 kHz、过采样率(OSR)为256时,峰值信噪谐波失真比(SNDR)和有效位数(ENOB)分别为75.29 dB和12.21 bit,芯片功耗仅为0.92 mW。芯片能在2.3~5.5 V宽电源电压范围内正常工作,可实现最大128 V/V的增益。适用于小型传感器的信号测量应用,可以满足小型传感器低功耗、高精度的需求。

一种基于高精度列级ADC的读出电路设计实现

本文介绍了一种基于列级ADC的读出电路设计实现。该读出电路阵列规格为640×512,间距为15μm,列级数字化ADC结构采用三阶增量式Sigma-DeltaADC结构,其量化分辨率为16位,读出电路最大帧频为240Hz,最大功耗250mW,输出方式采用LVDS方式。

一种应用于物联网的高精度SAR ADC

基于180 nm CMOS工艺,设计了一种应用于物联网的14-bit逐次逼近型模数转换器(Successive Approximation Analog-to-Digital Converter,SAR ADC)。电容阵列采用分段和冗余技术,高段电容加入了两位冗余电容,在提高ADC的精度与线性度的同时也减少了版图面积。为了实现高精度,采用了一种基于电荷泵的失调电压降低技术的动态比较器,基于电荷泵的逐次逼近比较环路改变全动态预放大器两个输入晶体管的衬底电压差值,有效的补偿了失调电压,最终稳定在一个小的失调步长内。相比于传统静态预放大器,全动态预放大器节省了更多的功耗,相比于现有电荷泵补偿技术,使用更加简单的校准逻辑,大大减少数字电路的开销。动态器件匹配(DEM)技术用于提高电容阵列最高3位的电容的匹配度,将最高3位的电容拆分为大小相等的7个电容,让电容转换过程中,被选中的概率相同,将电容失配的误差平均化,从而将谐波平均分布到频域范围,以减少电容失配的影响。仿真结果表明,在采样频率为4 kS/s时,供电电压为1.8 V的条件下,无杂散动态范围为94.9 dB,功耗为1.002μW,有效位数为13.01 bit。

一种基于新型低功耗开关策略的10 bit 120 MS/s SAR ADC

设计了一种10 bit 120 MS/s高速低功耗逐次逼近模数转换器(SAR ADC)。针对功耗占比最大的CDAC模块,基于电容分裂技术并结合C-2C结构,提出了一种输出共模保持不变的双电平高能效开关控制策略;在降低CDAC开关功耗的同时,摆脱了CDAC开关过程中对中间共模电平的依赖,使得该结构适用于低电压工艺。在速度提升方面,控制逻辑使用异步逻辑进行加速;比较器采用一种全动态高速结构,在保证精度的前提下其工作频率达到3 GHz;CDAC中插入冗余位,以降低高位电容对充电时间的要求。所设计的SAR ADC使用40 nm CMOS工艺实现,采用1.1 V低电压供电。在不同工艺角下进行性能仿真,结果显示,在120 MHz采样率下,有效位数为9.86 bit,无杂散动态范围为72 dB,功耗为2.1 mW,优值为18.9 fJ/(conv·step)。

应用于高速图像传感器的高线性度Latch ADC

针对高速应用设备对CMOS图像传感器高速、高线性度的要求,本文在传统SS ADC(Single Slope ADC,单斜模数转换器)的基础上,实现了一款应用于图像传感器的Latch ADC,工作频率达到了600 MHz。Latch ADC可以多列像素共用一个Gray Code计数器,并通过Latch结构快速锁定和存储数据,实现了SS ADC中Counter和SRAM的功能。本文采用110 nm工艺,实现了一种高速12位Latch ADC。经过仿真验证,本文的Latch ADC具有高线性度,每次转换的周期为7.094μs,平均功率为180.3μW,转换功耗为1.279 nJ.

一种高精度流水线ADC系统设计与建模方法

针对传统模数转换器(analog to digital convertor,ADC)设计复杂度高、仿真迭代时间长的问题,提出了一种高精度ADC系统设计与建模方法。该方法以10 bit 50 MHz流水线ADC为例,首先选取分离采样架构,进行电路的s域变换理论分析;其次对电路中各种非理想噪声的表达式进行精确推导,根据系统中的运放功耗指标进行参数优化;最后分别在MATLAB和Cadence软件中建立模型,进行100点蒙特卡洛仿真。仿真结果表明,在TSMC 180 nm工艺失配下,该流水线ADC有效位数达到9.70 bit,无杂散动态范围维持在76 dB附近,微分非线性在0.3 LSB以内,积分非线性在0.5 LSB以内,核心功耗在8 mW,该分析方法在保证流水线ADC优异性能的同时,大幅提高了设计效率。

一种用于CIS列级ADC的片上抗PVT变化高精度自适应斜坡发生器

传统的片上全局斜坡发生器电路容易受工艺、电压和温度(PVT)的影响,导致斜坡信号易失真、线性度差;由于寄生电容的影响,片外校准的难度较大。提出了一种可以抗PVT变化,实现自适应校准斜率的斜坡发生器,采用逐次逼近算法细调和定步长搜索法微调相结合的方式,实现对斜坡的两点校正。斜坡校准电路包括电阻型DAC、电流型DAC、逻辑控制、动态比较器等模块。仿真结果表明,自适应斜坡发生器的平均校准周期约为1.143 ms,校准后斜坡微分非线性为+0.00207/-0.00115 LSB,积分非线性为+0.6755/-0.3887 LSB,在不同PVT条件下校准电压误差小于1.5 LSB,平均功耗仅为1.155 mW,与传统斜坡发生器相比具有精度高、功耗低的优点。

基于分时复用SAR ADC的Zoom ADC

为了在增加有限硬件开销的基础上实现更高的信号噪声抑制比、提高面积利用效率,提出一种基于分时复用SAR ADC的动态zoom ADC。同时提出一种提取粗量化模拟残差并前馈的无源实现方案,不需要有源求和运放的设计,避免了普通无源求和信号的衰减,减小了粗量化部分量化噪声泄露引起的“毛刺”。整体电路分为粗量化和细量化两部分进行设计,粗量化由3位异步SAR ADC实现,细量化由二阶3位量化的sigma-delta调制器实现。基于0.18μm CMOS工艺、3.3V供电电压,在1MHz采样频率下、1kHz带宽内,消耗76μA电流,得到信噪失真比和FOM的具体值,验证了设计的可行性。

一种针对TI-ADC的采样时钟相位失配数字校准技术

针对采样时钟偏移失配对多相时间交织采样模数转换器(TI-ADC)性能影响很大的问题,将采样通道输出进行互相关,并利用一阶泰勒展开式进行自适应补偿校准的相位误差提取技术,有效补偿了多通道时序失配。基于65 nm CMOS工艺设计了一种12 bit 1.6 GS/s八相TI-ADC的采样相位失配校准电路。当输入信号频率为626.5625 MHz时,校准后的TIADC有效位数提升了6.29 bit,信噪失真比提升38.1 dB,无杂散动态范围提升44.44 dB。设计结果表明,本技术结构简单,硬件资源消耗少,能够显著提高TI-ADC系统采样性能。

10 bit高速低功耗SAR ADC设计

基于TSMC40 nm工艺,提出一种高速低功耗逐次逼近型模数转换器。设计电路采用全差分结构,基于vcm-based电容拆分技术解决先进工艺下难以设计精准VCM电平和复杂逻辑的问题,采用double-tail动态比较器实现高速和低功耗,采用TSPC触发器设计SAR逻辑进一步提高速度和降低功耗,采用异步时序,通过环路自身产生比较器时钟,不需要外接时钟信号,降低设计复杂度。在150 MHz采样频率,1.1 V电源电压,奈奎斯特的输入频率下,对该设计进行仿真,仿真结果表明,SAR ADC的ENOB=9.93 bit,SNDR=61.6 dB,SFDR=78.6 dB。