DVB-S2标准的LDPC码改进

现有DVB-S2标准中LDPC码的设计未考虑其长码编解码器的实现复杂性,也未给出其缩短码的设计。本文在现有DVB-S2标准中LDPC码的设计框架下,提出具有无短环和低码重码的缩短码的设计。本文推广DVB-S2的LDPC码,将其变换为缩短的LDPC码。码长大于4 000的小幅度缩短的LDPC码可无4环和低码重码,但码长小于4 000大幅度缩短的LDPC码存在4环和低码重码。本文对大幅度缩短的LDPC码进行两方面的修改:一是修改部分子矩阵的列重,以解决4环问题;二是采用802.16e中的准双对角线子矩阵替代DVB-S2标准中LDPC码使用的双对角线子矩阵。在AWGN信道下仿真结果表明,改进后的LDPC码性能比改进前的误码率性能有较大提高。

基于DVB-S2标准低密度奇偶校验码译码器设计

为解决DVB-S2标准下码长较长,译码器资源消耗较高,但速率要求较高的问题,研究了DVB-S2标准LDPC(Low Density Parity Check Code)码译码器的硬件结构。利用校验矩阵周期特性,以16 200 bit码长和0.6码率为例,设计了基于共享内存和后验概率累加储存的译码器结构。实验表明,该设计的LDPC码译码器共消耗24 004个逻辑单元,6 437个寄存器和448 594 bit的RAM,吞吐率达到289 Mbit/s,不仅吞吐量大,而且寄存器和内存资源的消耗也小。

面向DVB-S2标准LDPC码的高效编码结构

面向DVB-S2标准LDPC码,该文旨在实现一种基于FPGA的高效编码结构,提出一种快速流水线并向递归编码算法,可以显著提高编码数据信息吞吐率。同时,通过并向移位运算和并向异或运算的处理结构计算编码中间变量及校验位信息,在提高编码并行度的同时可有效减少存储资源的消耗。此外,针对动态自适应编码的情况优化了LDPC码编码存储结构,有效复用了数据存储单元和RAM地址发生器,进一步提高FPGA的硬件逻辑资源利用率。针对DVB-S2标准LDPC码,基于Stratix IV系列FPGA的验证结果表明,所提编码结构在系统时钟为126.17 MHz时,编码数据信息吞吐率达20 Gbps以上。

一种基于DVB-S2标准的LDPC缩短码

提出一种基于DVB-S2标准的LDPC缩短码,该码直接采用DVB-S2标准LDPC码的校验矩阵参数和编码算法,所提出的基于DVB-S2标准的LDPC缩短码无4环,具有良好的误码率性能,适用于移动数字电视系统。

DVB-S2标准中联合LDPC译码的16-APSK星座迭代软判决算法研究

对DVB-S2标准中的16-APSK(幅度相移键控)星座软判决算法展开研究,在比特LLR(对数似然比)软判决算法的基础上提出了一种基于联合LDPC(低密度奇偶校验码)译码的星座迭代软判决改进算法。经仿真分析发现,该改进算法在具有与原算法相近的误码性能的同时至少降低了一半的计算量,具有较强的实用价值。

DVB-S2标准的调谐器芯片研究

分析了DVB-S2标准的特点和性能,介绍了业内首款符合此标准的ZL10038调谐器方案,并对其他3款DVB-S2标准的调谐器方案进行了比较。

基于DVB-S2的高速多码率LDPC编码器的FPGA设计与实现

针对DVB-S2标准中的低密度奇偶校验(LDPC)码,提出了一种LDPC编码器设计结构.该结构巧妙地利用了输入数据的随机特性,显著降低了计算电路的功耗.在此基础上,提出了两路并行的编码器设计方法,将编码器可处理的信息速率提高到原来的2倍.在现场可编程门阵列(FPGA)XC4 VLX25-10 SF363上实现了两路并行的多码率LDPC编码器.经实验测试表明,编码器工作稳定,处理速率高达328 Mbit/s,可满足同步数字传输体系(SDH)高速传输的应用需求,同时,该编码器具有通用性,经过重新配置可实现具有类似校验矩阵的LDPC编码.

LDPC在DVB-S2中的应用

介绍了LDPC码,并基于DVB-S2中LDPC码分析了该类码的构造、编码及解码原理,同时给出DVB-S2中LDPC码的结构及仿真结果。

高速码率兼容DVB-S2的LDPC译码器的FPGA实现

提出了一种基于现场可编码门阵列(field programmable gate Array,FPGA)的高速码率兼容第二代数字电视广播(digital video broadcast:second generation,DVB-S2)标准的低密度奇偶校验码(low density parity check codes,LDPC)译码器架构,通过对DVB-S2的LDPC码校验矩阵进行初等变换得到新的矩阵,由准循环(quasi-cyclic,QC)子矩阵和行变换下三角双对角子矩阵(transformation of staircase lower triangular,TST)组成。提出的译码器架构QC部分利用现阶段研究最多的准循环QC-LDPC译码器技术,而对于TST部分,只需兼容QC矩阵部分,提出的架构可以按照QC的架构而动态地改变TST的并行路数,而且分开存储TST与QC的更新消息,保证了码率兼容。基于Xilinx XC7VX485T FPGA的验证结果表明,5种码率兼容的DVB-S2 LDPC译码器,可到达时钟频率250 MHz,最大迭代次数20次,对应的译码器最大吞吐量为2.5 Gbit/s。

基于Ka波段DVB-S2卫星直播系统浅析

介绍了基于Ka波段DVB-S2卫星直播系统,分析了该系统的技术要点,讨论了Ka波段转发器及其关键部件技术的研究进展,并结合DVB-S2的传输特性分析了基于Ka波段DVB-S2的卫星直播系统的可行性。

DVB-S2中16APSK调制的一种简化LLR算法

针对DVB-S2中的16APSK调制,提出了一种在加性高斯白噪声下的简化对数似然比解调算法。结合LDPC码的仿真结果表明,和标准算法相比较,该算法大大降低了LLR计算的复杂度,而性能只有0.05dB的损失。

基于FPGA的DVB-S2 LDPC编码器的设计与实现

低密度奇偶校验码(LDPC)由于具有极其出色的比特纠错性能而被第2代卫星数字视频广播标准(DVB-S2)所采用。为满足宽带多媒体系统高吞率的应用需求,针对DVB-S2标准提供的LDPC码字结构,提出了利用FPGA上的RAM存储单元存储校验比特的方法,校验比特计算模块采用部分并行计算结构,据此设计了基于FPGA的LDPC编码器实现方案。该方案已经在EP3C120F484I7 CycloneⅢAtera FPGA上实现,经过测试吞吐量可达2.6 Gb/s。

ACM技术在DVB-S2IP单播系统中的应用

研究并阐述了DVB-S2系统交互式应用中IP单播采用的自适应编码调制(ACM)技术,介绍了ACM的基本原理及实现过程,给出采用ACM的IP单播系统流程。

DVB-S2组帧研究实现及仿真

研究了DVB-S2组帧结构,提出了该结构的具体实现方案,建立了相关的系统仿真模型,并且在SPW(SignalProgressingWorksystem)仿真平台上对实现方案进行了仿真验证。

基于FPGA的DVB-S2解调系统

根据最新的卫星电视传输标准,提出了一种基于FPGA的DVB-S2信道解调系统。分析了DVB-S2全数字解调系统的各部分功能,给出了其结构,并给出了整个系统的仿真结果。

DVB-S2中LDPC码的阈值分析

DVB-S2的核心编码LDPC码采用不同的码率来适应不同的信道条件,阈值分析是信道条件和码率选择的关键,介绍了用EXIT曲线图法来进行阈值分析,该方法比密度进化法计算量大大减少,使得阈值分析变得更加简单,还介绍了可变码率信道编码在DVB中的应用。

基于嵌入式系统的DVB-S2信号接收平台

介绍了一种基于嵌入式系统的DVB-S2信号接收平台的设计。以嵌入式芯片AT91RM9200及LG调谐器TDQR-C003F为核心构成,通过主机端程序控制可以实现数据接收,数据网络传送等功能。AT91RM9200包含了丰富的系统外设和标准接口,极大地增加了该处理平台的灵活性,相对于一般的接收机来说,该系统应用范围更为广泛。

DVB-S2在军事广播系统中的应用前景

欧洲电信标准委员会（ETSI）在第一代卫星数字视频广播标准（DVB-S）的基础上推出了第二代标准（DVB-S2）。DVB-S2可能成为美国采用DVB-S标准的军事系统的选择方案。本文介绍DVB-S2相对于DVB-S在性能、容量和效率等方面的提升，分析它给军事广播系统所带来的好处。美军全球广播业务（GBS）是一个基于DVB的单向大容量卫星传输系统，用于传递保密和非保密视频、图像和其它信息。本文以GBS为例，研究DVB-S系统向DVB-S2标准过渡的潜在意义和影响。针对军事卫星通信（MILSATCOM）应用，重点讨论DVB-S2标准的技术和波形效率问题。

标准低密度奇偶校验码译码算法中量化结构

DVB-S2标准低密度奇偶校验码(LDPC)译码器在深空通信中面临着低复杂度、高灵活性及普适性方面的迫切需求。通过对LDPC译码算法中量化结构的研究,提出一种动态自适应量化结构的设计方法。该方法在常规均匀硬件量化的基础上,提出了修正化Min-Sum译码算法中的数据信息初始化及迭代译码的动态自适应量化结构,解决了DVB-S2标准LDPC码译码时存在的校验节点运算与变量节点运算之间的复杂度不平衡的问题,并由此提高了译码器的译码性能。实验证明,以DVB-S2标准LDPC码中码长为16 200,码率为1/2的为例,提供动态自适应量化结构与常规的均匀量化结构相比,节省硬件资源为4%。此外,动态自适应量化结构支持动态可配置功能,保证了DVB-S2标准LDPC译码器的灵活性及普适性。