SoC芯片的RomCode设计与FPGA验证研究

RomCode固化于SoC芯片内部且不可更改,除保证芯片上电时可进入到稳定工作状态之外,仍需满足芯片上电稳定后的不同应用场景和功能需求。该文针对多核ARM处理器SoC芯片,设计一种具备时钟控制、多核启动以及镜像搬移等功能的RomCode。为了确保RomCode设计的稳定性和正确性,基于Palladium与Haps完成FPGA原型验证。验证结果表明,该RomCode设计的功能正常且运行稳定,提高了芯片的流片成功率,加快了软件开发的进度,有效地支撑了SoC芯片其他模块的功能验证。

大规模SoC设计中的高效FPGA验证技术的研究与实现

一种针对大规模SoC设计的高效FPGA验证流程,分析了该流程所涉及的关键技术:通用硬件平台设计、FPGA软件环境设计和软硬件协同验证等。采用这些技术,FPGA平台可以快速且真实地模拟芯片应用平台,从而实现软硬件并行设计和协同验证。该验证流程已灵活应用于大规模SoC项目设计中,大大提高了SoC产品的研发效率。

可编程顶点处理器FPGA验证平台的设计与实现

为了对一个面向移动设备的可编程顶点处理器进行功能验证和性能评估,设计了一个基于片上可编程系统(systemon programmable chip,SoPC)的FPGA验证平台.在该平台上,采用软硬件协同验证的方法,成功地运行了多个顶点处理器程序.实验结果表明,该平台可以有效地验证可编程顶点处理器的功能,而且适用于3D图形处理器中其他模块的FPGA验证.

LCD定标器芯片设计的FPGA验证方案研究

介绍了LCD定标器的总体结构和工作原理,以及应用Xilinx公司的Virtex-Ⅱ系列FPGA进行LCD定标器芯片功能验证的方案.该方案使LCD定标器芯片和其他外部模块组成一个完整的工作系统,能对芯片的预期功能进行全面系统的验证,从而尽早地发现前期设计中存在的问题,以便及时修改RTL级代码来确保芯片的设计功能完全正确,达到预期设计目标.验证结果表明,提出的方案正确可行,良好地完成了验证定标器设计功能的任务.

无线内窥镜专用芯片的FPGA验证及相关测试

介绍了一种数字式无线内窥镜的系统方案及其胶囊内关键数模混合专用芯片的结构与功能,提出并实现了用于该数模混合专用芯片的FPGA验证系统及验证流程。为了进行芯片系统级低功耗设计,验证系统完成了体内硬件部分的能量测试。

4×4片上网络芯片的设计及FPGA验证

片上网络(NoC)被称为是能够从根本上解决复杂片上系统通信瓶颈问题的通信架构。随着VLSI工艺从亚微米、深亚微米到纳米的不断发展,使得NoC芯片设计成为可能。使用VHDL硬件描述语言完成了一款4×4 NoC芯片的设计。芯片功能的FPGA的验证结果表明,该芯片在100 MHz系统时钟情况下工作正常,证明了设计的正确性。同时,基于180 nm HJTC工艺库完成了该款NoC芯片的物理设计。

8254的Verilog实现和FPGA验证

用verilog硬件描述语言实现了定时/计数器8254的RTL模型,该模型与标准8254功能时序完全相同,可作为一个IP核嵌入SOC系统。在此基础上,提出了一种FPGA单模块验证方法——ROM施加激励法,并在Altera Stratix EP1S80上予以实现,对上述8254IP核进行了全面的功能和时序验证。

RS-PC译码器芯片设计的FPGA验证

在分析FPGA验证对ASIC设计的作用的基础上 ,提出了一种为了验证RS -PC译码器芯片设计的FPGA验证方案。该方案具有可测试性强 ,灵活和通用的特点。

SDH专用集成电路的FPGA验证

在专用集成电路的设计中，采用 Ｆ Ｐ Ｇ Ａ 来验证专用集成电路的功能是一个重要而必不可少的过程。本文介绍了用２ 片 Ａｌｔｅｒａ 公司的 Ｆ Ｌ Ｅ Ｘ１０ Ｋ 系列 Ｆ Ｐ Ｇ Ａ 验证 Ｓ Ｄ Ｈ 大规模专用集成电路功能的过程，给出了在专用集成电路设计中充分利用 Ｅ Ｄ Ａ 工具和原有集成电路的设计成果进行 Ｆ Ｐ Ｇ Ａ 验证的步骤。

一类复杂芯片的FPGA验证

介绍了模块层次构造算法和改进的K-L算法对设计进行划分,有效地减少了FPGA间的互连信号数。通过引脚复用(CPM)的方法,解决了多块FPGA间互连过多而引起的引脚不足问题。另一方面,FPGA的运行频率远远低于实际芯片的工作频率,通过在接口设置延迟寄存器和修改系统软件可以准确评估实际流片芯片的性能,实验的误差在2％以内。

一种FPGA验证系统串口通信的实现方法

介绍了一种为特定芯片设计的FPGA验证系统的设计方法,根据验证的需要,该FPGA验证系统包括FPGA、存储器接口电路、编程器接口电路和一些辅助的外设电路,其中比较重要的编程器部分由51单片机实现,在Windows环境下利用VC++6.0中的MSComm控件实现了PC机与编程器之间的串口通信。利用该FPGA验证系统,大大缩短了芯片的设计周期,提过设计效率,同时也节约不少成本,有一定的实践意义。

H.264解码器的ASIC解决方案及其FPGA验证平台

论述了H.264解码器的ASIC(专用芯片)解决方案及其FPGA验证平台。该方案比常见DSP解决方案有更快的解码速度和更低的能耗,解决了H.264解码器由于算法复杂性增大带来的速度和能耗问题。鉴于大规模SoC芯片验证的复杂性,还比较详细地介绍了该芯片基于FPGA的验证平台。

层叠式SOM神经网络星图识别算法及FPGA验证

为了对空间天文望远镜精细导星仪获得的星图完成识别,提出一种层叠式自组织映射(SOM)神经网络算法模型,将该模型在硬件中实现星特征矢量匹配算法。首先,针对精细导星仪的特点详细介绍了导航星库的建立、星特征矢量的构建和筛选方法;其次,建立层叠式SOM神经网络模型,对其权值进行在线训练;最后,设计算法离线运行硬件电路并将其在FPGA中实现。仿真与测试结果表明,基于层叠式自组织神经网络的星图识别算法识别率高、抗噪声能力强、识别速度快。星点位置噪声为0.648?,星等噪声为0.18视星等条件下星图识别成功率在80%以上,新算法在FPGA中运行速度是PC机上传统三角形法的100倍。对精细导星仪星图识别算法的优化设计提供了合理可行的参考依据。

基于VCD波形的FPGA验证平台

提出一种基于VCD波形的FPGA验证平台的设计方案。首先,简要分析使用VCD波形进行验证的特点,介绍了FPGA验证平台和其软件架构;然后,分别对时钟域的划分、数据缓冲的处理以及异构解算方法等关键技术进行了详细的分析;最后,在FPGA验证平台进行实验验证。验证结果表明,该FPGA验证平台能较好完成基于VCD波形的验证。

H.264/AVC视频编码核基于FPGA验证的设计与实现

H.264相比以前的标准具有更高的压缩率、图像质量、容错功能及网络适应性,成为当前最流行的一种高性能的视频编解码技术。基于H.264嵌入式的快速发展,对H.264编码器的验证也进入到了白热化的状态。在验证过程中,如何缩短验证时间、提高验证效率和质量从而加快芯片的上市时间也是一项艰巨的任务。文中基于H.264/AVC视频编码技术原理搭建了FPGA验证平台,从编码正确性、图像质量及性能设计了完备的验证用例,对编码核展开全面的FPGA验证。验证结果表明,H.264/AVC视频编码核功能完善,性能优良,为后续芯片提供有力的保证。

数字集成电路的FPGA验证

在一个复杂的asic芯片设计中,动辄数百万门,如果已流片后回来的芯片无法正常工作,必将造成时间、金钱的极大损失,比如开发费用的成倍增加,市场先机的丧失等等;为避免以上情况,在流片之前需要做验证,除了采用软件仿真和形式验证是很不够的,还需做其他一些不同的验证,这些验证方法互相补充,以尽可能提高芯片验证的覆盖率,其中很重要的就是系统级的FPGA验证。由于FPGA验证系统与实际的系统很接近,在这样一个系统上,芯片运行的速度和实际系统可比拟甚至一样,这有助于发现一些出现概率很低的bug,很容易运行一些在软件仿真中不太实际的测试;其次,对于一个FPGA验证系统,可以把它视为一个实际芯片构成的系统,完全可以在此基础上利用各种开发工具开发出相应的测试平台和应用平台,这就使得芯片代码的验证与实际芯片的测试类似,并且用于代码验证的所开发的工具和测试向量完全可以用于流片回来后的产品测试,大大减小了工作量,提高了工作效率;

以太网IP核的FPGA验证

随着智能互联设备的多元化,具有以太网功能的SoC芯片得到广泛应用。片上系统开发验证技术中,FPGA原型验证是SoC芯片功能验证的有效途径,可以在设计前期及时发现设计中存在的问题。从硬件平台和软件平台两方面对基于FPGA的以太网IP核验证系统展开研究。硬件平台采用母板与子板相结合的方式,通过FMC-HPC连接,将以太网PHY、JTAG调试接口等功能集成于子板,增加硬件平台设计的灵活性。软件平台主要采用基于轻量级的LWIP协议,以有效减少代码尺寸。以此设计出的软硬件协同验证平台,可以有效缩短以太网IP核开发验证周期,降低SoC芯片的开发成本,提高产品的竞争力。

Spansion MirrorBit闪存经过Xilinx Spartan-6FPGA验证

Spansion公司宣布其MirrorBit闪存现已可作为经赛灵思（Xilinx）Spartan-6 FPGA系列验证的配置解决方案提供。Spansion提供了一个MirrorBit Multi—I／O闪存附加模块，它与赛灵思的Spartan-6评估和开发工具兼容，使得设计人员能够便捷地评估和测试各种配置选项。这些组合的解决方案可以通过Avnet Electronics Marketing获取，可用于开发一系列消费类、信息娱乐、视频和其它对成本和功耗敏感的应用。

面向异构多核处理器的FPGA验证

随着处理器架构的发展,高性能异构多核处理器不断涌现.由于高性能异构多核处理器的设计十分复杂,为了降低设计风险,缩短验证周期,提前进行软件开发,复现硅后问题等,通常需要搭建现场可编程门阵列(field programmable gate array,FPGA)的原型验证平台,并基于FPGA平台开展种类繁多,功能各异的软硬协同验证和调试工作.提出的基于同构FPGA平台对异构多核高性能处理器的FPGA调试、验证方法,有效地利用了异构多核处理器的架构特征,同构FPGA的对称特点,以层次化的方法自顶向下划分FPGA,自底向上构建FPGA平台.结合差速桥、自适应延迟调节、内嵌的虚拟逻辑分析仪(virtual logic analyzer,VLA)等技术可快速完成FPGA平台的点亮(bring-up)和部署.所提出的多核互补,核间替换模拟的调试SHELL等方法可以快速完整地对目标高性能异构多核处理器进行FPGA验证.通过该FPGA原型验证平台,成功地完成了硅前验证,软硬件协同开发和测试,硅后问题复现工作,并为下一代处理器架构设计提供了快速的硬件平台.

1-Wire总线控制器的设计及FPGA验证

通过Quartμs II软件设计了单总线控制器,并详细介绍了从机主模块、从机初始化模块、从机接收数据模块、从机接受主机命令模块和从机匹配ROM等模块。各个模块均采用状态机的思想,并使用多个Always块避免信号毛刺,在各数据发送接收过程中均用一个脉冲信号表示开始或结束,方便与其他模块协作。