基于NCO IP核的正弦波信号发生器的实验教学设计

数字控制振荡器是一种能够生成可调频率的数字信号的电路或算法。通过分析数字控制振荡器的实现原理,采用NCO IP核在Intel FPGA芯片EP4CE6F17C8N上产生正弦波信号。采用Signal Tap Logic Analysis逻辑分析工具对数字电路进行实时调试和分析,实验结果表明设计方案可行。

基于Veloce仿真器的DDR3 SDRAM故障模拟IP核设计

DDR3 SDRAM在高安全领域仍有广泛应用,为了在系统设计早期评估存储器故障对系统的影响,基于Veloce硬件仿真器设计了故障模拟IP核。该IP核基于Tcl脚本和BackDoor技术开发故障生成模块,能够模拟存储器器件软错误和硬错误故障;利用Tk工具箱整合了操作流程,提供了GUI操作界面,可设置故障发生的时机和故障点位。实验表明,该设计可以在仿真器中实现对该类存储器的故障模拟。

CRYSTALS-Kyber算法的IP核设计与验证方案研究

随着量子计算机的不断发展,现有的公钥密码算法随时面临着失效的危机。而抗量子密码(PQC)算法的出现,使得这一危机得到化解。与此同时,CRYSTALS-Kyber算法由于其安全性高、速度快等优点在美国国家标准与技术研究院(NIST)标准化算法中脱颖而出。为提高硬件实现的效率及安全性,提出了一种基于CRYSTALS-Kyber算法的知识产权(IP)核设计与验证的方案。介绍了该系统的硬件实现方法及其中包含的3个模块,密钥生成模块、加密模块和解密模块,研究了实现IP核的关键单元数论变换(NTT)、高级可扩展接口(AXI)以及仿真验证的具体方案,并对总体方案进行了可行性分析。

用于LLC谐振拓扑的PFM发生器IP核设计

阐述LLC谐振拓扑的结构和频率特性,针对LLC谐振变换器对占空比固定为50%、频率可调节的需求,基于国产Seal 5000系列SA5Z-30-D1平台,提出一种带死区和互补输出的PFM发生器IP核。提出的IP核内部具有上下计数模式计数器和死区与互补生成模块,通过寄存器设置计数器最大值与自增量,以计数器方向信号作为PFM输出送入死区与互补生成模块,在死区与互补生成模块中产生反相信号并插入死区。通过示波器观测实际输出信号表明该IP核输出效果良好,可以灵活地输出可配置的带有死区、互补输出的PFM波形。

基于国产FPGA的UDP协议栈IP核设计与实现

为了解决国外芯片供应的不稳定性以及满足设计自主可控的要求,在国产FPGA上采用硬件方式实现基于以太网的UDP通信协议,利用SystemVerilog语言设计了一种UDP协议栈IP核.该IP核支持主动ARP请求、被动ARP应答、ARP表查询、ICMP协议、IP协议、UDP协议以及协议间的仲裁控制;同时支持AMD公司的三速以太网IP核,可以直接与三速以太网IP核适配.该协议栈IP核只采用常用的FIFO IP,其余均以源码形式设计,便于在其他国产FPGA上进行移植部署.最后将设计完成的IP核放在国微SMQ7K325TFFG900芯片上进行了测试.测试结果表明,该IP核可以实现UDP协议通信,性能良好.

一种基于HLS的目标跟踪IP核设计方法

视频目标跟踪一直是计算机视觉领域非常重要的一个研究分支,多种目标跟踪算法都有着非常亮眼的跟踪效果。但为了适应更多应用场景,目标跟踪算法的结构不断复杂化,计算量的增加使跟踪精度高的算法难以保证实时性的要求。针对这一问题,提出了一种基于HLS的目标跟踪IP核设计方法,选用目标跟踪领域经典算法——核相关滤波算法(KCF),通过分析算法原理中的可并行性,从循环和数组两个方面实现算法由串到并的转换,利用高级综合工具(HLS)将优化后算法打包为IP核,充分结合软硬件设计优势,在保证跟踪精度的基础上提高算法运算效率。经验证,目标跟踪IP核的处理速率可达66.7帧/s,满足视频实时跟踪的要求。

基于FPGA的UART自适应接收IP核设计

为解决串行传输时发送方波特率多变情况下接收方每次都需要与发送方进行波特率约定的问题,设计了UART自适应接收IP核,在FPGA内部设置波特率库,利用0校验位和空闲位持续时间准确识别波特率,实现了UART的自适应接收,同时基于VHDL将整个模块封装为IP核,进一步提高了设计的通用性。通过Vivado内部仿真工具进行仿真,仿真结果表明,本设计可以在设置的波特率库下进行UART的自适应接收。

基于网络安全芯片的DDoS攻击识别IP核设计

分布式拒绝攻击(distributed denial of service,DDoS)作为一种传统的网络攻击方式,依旧对网络安全存在着较大的威胁.本文研究基于高性能网络安全芯片SoC+IP的构建模式,针对网络层DDoS攻击,提出了一种从硬件层面实现的DDoS攻击识别方法.根据硬件协议栈设计原理,利用逻辑电路门处理网络数据包进行拆解分析,随后对拆解后的信息进行攻击判定,将认定为攻击的数据包信息记录在攻击池中,等待主机随时读取.并通过硬件逻辑电路实现了基于该方法的DDoS攻击识别IP核(intellectual property core),IP核采用AHB总线配置寄存器的方式进行控制.在基于SV/UVM的仿真验证平台进行综合和功能性测试.实验表明,IP核满足设计要求,可实时进行DDoS攻击识别检测,有效提高高性能网络安全芯片的安全防护功能.

基于8051 IP核的单粒子翻转故障注入与仿真方法

太空中的单粒子效应会对电子器件造成损伤,地面模拟是评估器件抗辐射性能的有效途径。现有的模拟方法大多是基于器件的物理底层模型进行电流源脉冲故障注入,不适用于百万门级大规模集成电路(very large scale integration,VLSI)。针对该问题,提出了一种从器件高层行为模型注入单粒子翻转故障的方法,并基于8051 IP核进行了单粒子一位翻转和连续两位翻转的仿真和实验比较。研究结果表明,单粒子翻转故障可直接注入到器件的高层来评估系统的抗单粒子性能。

IP核技术在航天系统的发展与展望

介绍国内外IP核技术发展的概况,对IP分类、IP核设计验证、评测标准以及航天IP核库建设等方面进行论述,并讨论IP核技术在航天系统发展应用的关键问题。

基于14 nm FinFET工艺的高速串行收发器IP核设计与实现

基于SMIC(中芯国际)14 nm CMOS(Complementary Metal Oxide Semiconductor,互补金属氧化物半导体)工艺,设计实现了速率最高可达28 Gb/s的串行收发器IP核(Intellectual Property core,一种具有知识产权的特定电路功能模组)。为了能够处理复杂应用场景,损耗高于30 dB的信号链路,发送端引入了多Tap(抽头系数)的FFE(Feed Forward Equalization,前向反馈均衡器),接收端引入连续线性均衡器和自适应的多Tap数字DFE(Decision Feedback Equalization,判决反馈均衡器),2种均衡相互配合,实现高速传输信号的均衡需求;为了降低功耗,发送器的驱动器避免使用传统的电流模结构,采用新型SST(Source-Series Terminated,源端串联端接)的驱动器结构,实现高速的同时,可以充分利用FinFET(Fin Field-Effect Transistor,鳍式场效应晶体管)的工艺特性,降低功耗且缩小芯片面积。测试表明,该高速串行收发器IP核每通道面积为0.53 mm^(2),每通道功耗为275 mW,发送和接收电气特性均符合协议要求。

国际IP核联盟/组织简介

SoC设计的基础是IP核的复用,为使IP核能有效地复用,世界半导体产业的主要国家和地区,都相继建立了IP/SoC标准化设计、交易、管理的组织和机构,这些组织的目的是促进IP核发展,探讨SoC设计方法学,加速SoC的设计。本文对这些组织的发展及工作情况做一简要介绍。

基于IP核的智能化电器SOC设计与实现

提出了基于IP核的智能化电器系统芯片设计方法。在综合分析智能化电器内容的基础上 ,自行设计了构成微机保护芯片的数据采集、数据处理、保护算法、数据和任务调度等一系列模块。并将其组合实现了完成线路保护的系统芯片设计。通过在FPGA上的硬件仿真和对实际构成的保护单元的实际测试 ,验证了芯片设计的正确性。在现有设计基础上通过IP复用 ,只需改变保护算法模块和重新设置数据与任务调度模块就能设计用于其他电力设备保护的芯片。该芯片和微处理器结合构成了当今比较理想的智能化电器设计硬件平台。

基于千兆以太网高速数据记录器传输接口IP核设计

为了提高数据记录器的传输速度,提出采用千兆以太网进行数据通信。基于FPGA的以太网数据传输是目前应用较为广泛的一种传输手段,但大多数支持千兆以太网的物理芯片并未集成传输协议栈以及接口转换模块,导致其无法直接进行数据传输,针对这一问题,提出利用程序进行IP核设计的解决方案,将以太网MAC层接口以及通信协议报头封装为可根据实际需求对UDP/IP协议栈进行调整的可配置IP核。首先分模块进行流程介绍,之后对其进行封装设计,最后进行结果验证,经验证此IP核速度可达到950Mbit/s,性能较佳。

一种基于IP核通信系统中滑动相关捕获算法的FPGA实现

结合SCCPM(串行级联连续相位调制)调制解调系统设计,提出了一种基于FPGA内部硬IP核实现通信中捕获的滑动相关算法的设计方案.通过软件仿真验证了该方案的正确性和可行性,提高了设计效率,大量节约了芯片的可编程逻辑资源.

基于ASIC技术的1553B IP核的设计

针对卫星轻小型化的应用需求和现有1553B总线接口设计存在缺陷的问题,提出一种面向航天器综合电子的1553B总线协议ASIC芯片设计方案,并介绍了自主研发的1553B协议IP核设计.1553B IP核采用自顶向下的设计方法,使用Verilog硬件设计语言进行编程,实现了1553B总线中的总线控制器BC和远程终端RT功能.分别从1553B IP核总体框架、BC/RT共享模块、BC功能模块和RT功能模块详细介绍了IP核的设计.1553B IP核设计完成模块仿真验证、ASIC芯片系统仿真验证和FPGA验证,通过DDC的1553B板卡对设计进行验证,误码率小于10^(-9).实验结果表明,本IP核设计具有可靠性高、可移植性强、资源占用少、实时性好的特点.

用于阵列天线连续跟踪的步进电机控制器IP核设计

采用VHDL语言设计了一种基于现场可编程门阵列(FPGA)的步进电机控制器IP核,并在QuartusⅡ软件中进行了编译和仿真。该控制器采用了控制参数在线计算模块,使得阵列中每台步进电机都可以根据对应单元的相移量推算出各自的升降频曲线及脉冲发送时刻,从而保证阵列中各个电机的转动角度保持一定的关系,同时能有效地降低步进电机失步的风险。该控制器采用编码器反馈信息处理模块,对步进电机失步进行判断和校正。编译结果显示:通过合理设定数据位宽、重复利用乘法器、合理利用相邻脉冲发送间隔,控制器可以有效降低进行实时参数计算时的硬件资源使用量。测试结果表明,该控制器可以实现阵列天线波束连续跟踪。

面向IP核测试复用的测试环设计

提出了一种改进的测试环单元设计.它在传统的P1500测试环单元基础上添加一个多路器,实现了对测试环单元的功能数据路径测试,并解决了测试环扫描链在扫描移位过程中的安全移位问题,同时还可以降低扫描移位过程中产生的动态测试功耗;在分析了两种典型测试环P1500测试环以及飞利浦TestShell测试环的基础上,提出了一种三态测试环结构.该结构允许共用同一条测试总线的不同IP核直接连接到测试总线上.

基于IP核的多接口LCD控制器的设计及实现

为解决多输入格式视频在同一LCD上显示的问题,设计了一种基于IP核的支持多种视频输入接口的LCD控制器。采用IP核产品搭建系统的框架,系统核心控制CPU采用了Xilinx的MicroBlaze软核,以控制各IP核的初始化以及工作方式,系统对外通信通过串口实现;通过Xilinx的集成逻辑分析仪IP核ILA在线采集输入、中间以及输出数据,验证系统的可行性及数据处理的正确性。最终的实验结果表明,本文设计的基于IP核的多接口LCD控制器能够驱动LCD原屏,并且能够支持多种接口的视频输入,显示画面稳定,满足作为PC输出设备及其他接口视频监视设备的要求。

基于IP核复用技术的SoC设计

摘要:概述了国内外IP产业的发展情况,论述了我国发展IP核复用技术SoC设计的可能性和必要性,IP核种类。