基于VIP与SystemVerilog的硬件加速器仿真模型设计

随着片上系统(System on Chip,SoC)芯片规模与功能复杂度的膨胀,硬件加速器已成为大规模SoC的重要组成部分。为了缩短产品交付时间,有必要开发硬件加速器仿真模型,以在SoC设计初期支撑架构的探索与评估。在对硬件加速器的特点与建模需求进行分析的基础上,提出一种基于AXI验证IP(Verification IP,VIP)、SystemVerilog信箱和旗语的硬件加速器建模方法。该方法支持完备的总线协议特性,同时支持多个处理引擎的并行处理与乱序输出。以实际SoC项目中的通信基带加速器为例,对提出的建模方法进行介绍,并进行相应的系统级仿真与分析。所提出的建模方法可实现对硬件加速器总线行为的高效建模,能够有力支撑SoC验证以及系统架构评估,缩短项目的开发周期。

基于SystemVerilog可重用测试平台的实现

对于中小型设计,传统的验证效率低、可重用性差,而基于方法学的高级验证测试平台搭建较繁琐,验证流程不太灵活。以ARINC429收发器IP核为验证对象,采用System Verilog语言,通过层次化设计,改善工程组织架构,运用虚接口与回调等关键技术,实现了一种可重用测试平台。将不同的测试案例在测试平台上运行,结合断言与覆盖率驱动等验证技术完成了对ARINC429收发器IP核的功能验证,代码覆盖率和功能覆盖率均达到100%。实践表明,该测试平台具有良好的可重用性、易操作性,验证效率较高。

基于SystemVerilog语言的设计验证技术

随着集成电路设计规模的不断增大,设计验证工作越来越困难。介绍IEEE新标准SystemVerilog语言中用于验证的随机约束、功能覆盖率、断言技术和利用面向对象思想构建验证平台的一般方法。这些方法能极大提高芯片设计的效率,降低芯片设计的风险,减轻测试工程师的负担。

基于SystemVerilog的SoC功能验证方法研究

SoC功能复杂度不断提高,结合了最新验证语言SystemVerilog的断言、随机约束、功能覆盖率等特点以及Verification Methodology Manual(VMM)验证架构,对SoC验证的各阶段进行了改进。模块验证阶段灵活应用了形式验证和动态仿真验证;集成验证阶段依据可重性的思想搭建验证环境、采用迭代开发的思想提前了集成验证启动时间;系统验证阶段采取了软硬件协同验证;同时利用随机约束技术开发验证向量,利用功能覆盖率技术评价随机约束向量对功能的覆盖。通过这些改进措施达到了提SoC功能验证效率的目的。

基于SystemVerilog的机载应答机验证技术的研究

机载应答机对飞机安全有重大的影响,应当在功能仿真阶段模拟真实信号的脉冲宽度(含阈值)以对其中的可编程逻辑器件进行严格验证。首先研究引用标准正态分布随机生成脉冲宽度和间隔,并按照实际应用改进了正态分布算法。然后在对电子器件及IP核评估的基础上,通过SystemVerilog验证语言搭建验证平台,并使用改进后的算法生成验证激励。最后在某型应答机验证过程进行了应用,达到了高效、准确验证的目的。

基于SystemVerilog的验证平台建模技术

验证平台建模的困难在于如何减少设计与验证之间的时序竞争风险,实现验证平台的复用和验证过程中的自动监测。SystemVerilog突破了验证平台建模的传统局限,能够极大地提高芯片测试的效率,并降低设计风险。介绍了SystemVerilog在进行同步FIFO验证平台建模时所采用的面向对象思想、多线程、接口、邮箱、时钟块等新技术以及建立验证平台的一般原则和技巧,实现了分层设计和验证过程中的自动监测。

应用SystemVerilog搭建USB验证平台

介绍了应用SystemVerilog搭建USB2.0验证平台的方法,并阐述了SystemVerilog的主要特性。

基于SystemC和SystemVerilog的联合仿真平台设计

采用SystemC建模高抽象级模型、SystemVerilog进行验证工作,是解决验证工作量随着SoC复杂度提高而增加问题的有效手段。为了实现两种语言的联合仿真,提出了一种基于SystemC和SystemVerilog的联合仿真平台的实现,平台采用UVM验证方法学,采用标准化的组件结构与TLM通信方案,采用官方的UVMC库解决了SystemC与SystemVerilog之间的数据通讯问题,能够产生定向或约束性的随机激励。实际在UVM验证平台中完成对于AHB主设备接口的验证,结果显示,所设计的平台可以行之有效地实现联合仿真。

下一代芯片设计与验证语言：SystemVerilog(验证篇)

System Verilog是下一代芯片设计和验证语言,于2005年12月被标准化为IEEE P1800-2005。本文介绍System Verilog发展的过程及其对验证建模的支持,重点讨论其在功能验证方面的重要应用及使用技巧。

基于SystemVerilog的浮点数约束生成器的研究与实现

SystemVerilog是专用于FPGA验证的语言,它的约束随机机制是支持FPGA随机测试的关键。然而,SystemVerilog语言仅提供了对整数类型的约束随机机制,这大大限制了需要使用浮点数随机激励的验证。文中设计了一种基于SystemVerilog的浮点数约束生成器,它通过转换机制,实现对浮点数的约束随机生成,从而将SystemVerilog的约束随机机制扩大到浮点数据类型,有效扩大了SystemVerilog约束随机验证的支持范围。

基于SystemVerilog的向量存储器验证方法

随着半导体工艺的发展,片上存储器的设计容量和复杂度日益增长,传统的功能验证方法面临着验证完备性、可重用性、效率和可靠性等方面挑战.针对自主设计的某16路SIMD结构的大容量向量存储器(vector memory,VM)覆盖率驱动的验证方法进行研究,基于SystemVerilog验证方法学,采用层次化建模方法搭建了高效的VM验证平台,在较高抽象层次上实现了带约束的随机激励,结合SVA断言技术对向量存储器向量读访存流水线的同步与提交状态实时监控,保证了关键时序逻辑功能验证的完备性、正确性,有效提高了验证效率.最终模块级验证结果表明,定向激励和随机激励相结合能较快达到理想的代码覆盖率.

基于SystemVerilog的网络处理器验证平台设计

描述了一种基于SystemVerilog的网络处理器验证平台设计。该验证平台基于VMM架构,采用SystemVerilog语言编写所需的验证组件和功能覆盖率代码,并在设计代码中插入断言(SVA),将两者结合起来,能够快速、准确的定位出网络处理器在执行过程中发生的错误,有效对其进行功能验证。

基于SystemVerilog的图像采集压缩卡芯片验证平台设计

验证平台对视频采集压缩卡芯片的开发设计有重要作用。针对传统的验证平台在代码覆盖率以及测试效率方面存在的不足,设计了一款基于SystemVerilog搭建的验证平台,该验证平台采用面向对象程序语言设计,其中,PCIe host(RP)端采用Xilinx IP建模链路层和物理层,保证了PCIe总线环境与真实主机板卡环境相同;外部验证环境采用SystemVerilog分层设计的方法,并采用类思想进行上层验证环境设计,使较多验证组件能够移植至同一接口协议的不同类SoC;此外,在自动化验证阶段,通过仿真报告自动判断case状态,调整随机基准以及在覆盖率报告中追踪未覆盖模块路径,极大地改善了代码的边角覆盖情况,加速了回归收敛。从采集压缩仿真过程、验证自动化以及覆盖率3个方面对该验证平台进行了分析,结果表明,该验证平台可快速完成相似设计的验证模组横向移植,提高相似功能芯片的验证可靠性,节省人力,加快仿真进度,加速覆盖率收敛,缩短验证周期,增加流片成功率。

适于SoC的统一设计语言SystemVerilog

顺应SoC的发展趋势,Accellera标准组织提议了一个统一设计语言SystemVerilog。本文主要讨论了SystemVerilog的特点、设计优势、现状和未来趋势等,并给出了一些实例。SystemVerilog是C、C++、Superlog和Verilog的混合,它极大地扩展了抽象结构层次的设计建模和验证的能力,是SoC设计的最佳统一语言。

基于事件结构的SystemVerilog指称语义

本文利用形式化的方法对System Verilog的指称语义进行研究,采用EBES(extended bundle event structure)作为抽象模型,以便更好的描述System Verilog真并发的特点。我们的主要工作是:首先,通过对System Verilog语言的认真学习,从中抽取出一个尽可能多的包含其语法的真并发子集;其次,利用进程代数LOTOS描述其基于EBES模型的指称语义,以提供一个准确的、无二义性的System Verilog文档,避免硬件设计中的逻辑性错误。

基于SystemVerilog的超高频RFID标签数字基带设计与研究

在ISO/IEC 18000-6C标准协议的基础上,对超高频射频识别(UHF RFID)标签数字基带的设计与实现展开研究。根据协议规定的标签数字基带的设计要求和指标,采用SystemVerilog分别对标签发送和接收基带进行建模,并给出基带中关键模块的理论推导和设计实现。SystemVerilog作为Verilog基础上拓展产生的硬件描述语言和验证语言,可以大幅度提高SoC设计的效率。最后使用Modelsim SE-6410.4对标签数字基带设计进行仿真,结果表明该数字基带符合ISO/IEC 18000-6C协议要求,该设计为单芯片UHF RFID标签提供了设计参考。

基于SystemVerilog的多通道ARINC429总线通讯板卡的设计

为解决航电系统仿真验证过程中大多数ARINC429板卡软件定时不精确、不可靠的问题,拟从硬件上实现多通道、并行、高精度定时循环发送,采用基于标准SystemVerilog语言智能配置循环存储器的方法实现优化定时功能,提出一种多通道航空总线通信板卡设计方案。该方法采用通用网络接口与计算机连接,在基于LabVIEW的航空总线测试平台下,对所设计板卡进行测试和验证,结果表明该方法能够满足多个通道并行定时发送数据的要求,并且各项指标符合ARINC429电气标准。

基于SystemVerilog的I^2C总线模块验证

针对I2C总线模块,介绍了一种基于Systemverilog验证环境的验证IP设计。这种基于面向对象设计的验证架构可以很容易地被重用。文中分析了基于Systemverilog验证环境的结构,并在介绍I2C总线协议的基础上,重点论述了验证环境中事务产生器及驱动器的设计。

基于SystemVerilog的事务级建模在FPGA测试中的应用与研究

随着FPGA的广泛应用,其设计规模和复杂度也急剧增加,FPGA测试的效率也有待进一步提高。研究了基于System Verilog的事务级建模,并结合具体实例研究了其在FPGA测试中的应用。研究表明,基于System Verilog的事务级建模可重用性强,使用方便,可使FPGA的测试效率得到极大提高。

基于SystemVerilog DPI的ARM SoC虚拟调试验证平台的设计

提出和实现了一种基于System Verilog直接编程接口(DPI)的SoC调试系统验证平台.该平台利用DPI将GDB调试器和目标芯片的验证Testbench集成在一起,实现了ARM7 SoC调试系统的RTL级调试验证.验证平台能够在FPGA原型验证之前发现和定位调试系统的错误点,缩短验证周期和提高验证效率.