基于VerilogHDL智能评测平台的“计算机组成原理”课程贯通式实验模式

针对"计算机组成原理"课程,以计算机系统能力培养为中心目标,提出贯通式实验教学模式,设计了基础实践、综合实践、创新实践三个层次的八项实验,构建了以MIPS单周期处理器设计为核心的实验内容,着眼于学生五方面能力的培养。基于自研的VerilogHDL智能评测平台,探索了提升学生实验效率和教师验收效率的方法,设计了更为科学合理的实验考核方式。通过一系列改革与实践,学生在计算机系统能力上得到较好的训练,为后续专业课程的学习打下了良好基础,教师的实验教学水平也迈上一个新台阶。

基于VerilogHDL的UART设计

UART是广泛使用的串行数据通信电路,因其要求的传输线少,可靠性高,传输距离远,所以系统间互联常采用RS—232接口方式,一般说来,该接口由硬件(UART专用芯片)实现。文章基于VerilogHDL语言,结合有限状态机的设计方法来实现UART,将其核心功能集成到FPGA上,使整体设计紧凑、小巧,实现的UART功能稳定、可靠,为RS—232接口提供了一种新的解决方案;同时,与其他设计方法相比较,利用有限状态机的方法具有结构模式直观简单,设计流程短,程序层次分明,易综合,可靠性高等优点,必将在EDA技术中发挥重要作用。

基于VerilogHDL的IP核参数化设计

指出了IP核参数化设计的重要性,分析了IP核的参数类型及相互关系。在分析基于VerilogHDL的IP核参数化设计方法及所面临困难的基础上,提出了一种附加的编译预处理方法并设计了相应的工具软件ECP。IP核由VerilogHDL和ECP扩展的语句混合编程,经ECP处理后生成VerilogHDL源文件。应用该方法后,提高了Ver-ilogHDL在描述功能、性能、结构及优化策略等参数化的复杂模型时所需要的灵活性,增强了VerilogHDL的建模能力。作为一个IP核参数化设计的实例,介绍了C*Core系统中断控制IP的参数化设计过程,给出了FPGA验证的结果。

帧同步电路的VerilogHDL设计

帧同步技术是通信系统中的关键技术。文中采用自顶向下的方法,以Verilog语言描述了可辨别2PSK相位模糊的巴克码识别器,给出了时序仿真波形,并探讨了完整帧同步电路的实现方法。

基于VerilogHDL的异步串行通信IP核设计

为提高CPU的工作效率,设计基于VerilogHDL的异步串行通信IP核。阐述了异步串行通信的原理、NiosII嵌入式处理器的系统架构和Avalon总线特性,分析了异步串行通信的实现方法,给出了各功能模块的接口关系,并设计完成可供Sopc Builder直接调用的串行通信IP核,能正确实现异步串行数据收发功能。实践结果证明:该设计不但实现了异步串口的正常通信,而且使用方便、通信效率高。

基于VerilogHDL的流水线的设计方法及应用

采用流水线式方法设计通讯系统,可提高系统的工作速度。通过实例给出了流水线式设计方法的应用方法,验证了该方法是可行的。

有效编码算法的LDPC编码器的VerilogHDL设计

低密度奇偶校验码(Low-Density-Parity-Checkcodes,简称LDPC码)是第四代通信系统强有力的竞争者,它是一种逼近香农限的线性分组码,译码的复杂度较低;但它的直接编码运算量较大,通常具有码长的二次方复杂度。本文创新点在于如何构造有效的编码,以降低LDPC码的编码复杂度;并研究和设计了用大规模集成电路去实现一个LDPC码的编码。文章中以(12,3,6)码为例,采用基于下三角矩阵的有效编码算法,通过重排列的顺序得到一个新的校验矩阵,以控制编码运算量为线性复杂度,并在QuartusII5.0软件平台上采用基于CPLD的VerilogHDL语言编程仿真实现了有效编码的过程,给出了编码的结构图和仿真波形,为LDPC码的硬件实现和实际应用提供了依据。

以verilogHDL为重点的数字逻辑课程教学改革与实践

针对传统数字逻辑课程中的落后方法和陈旧内容,进行了以Verilog HDL和FPGA为重点的数字逻辑教学改革与实践,并探讨了实验驱动的教学新模式。不但使学生接触到最新的数字电路设计方法,而且使其掌握了一门有广泛应用前景的新技能。使学生在学完这门课程后,真正能做设计,做应用。

基于VerilogHDL的背景噪声扣除电路设计

本文介绍了一种基于硬件描述语言VerilogHDL的背景噪声扣除电路设计,该设计与以往使用加减计数芯片组成的电路相比,具有与MCU接口简单,软件操作方便等优点。

VerilogHDL与计算机硬件课程融合探析

文中分析现代电子产品设计技术，VerilogHDL描述电路系统的方法与特点，依据近年来教学实践，结合计算机专业的特点，总结了VerilogHDL融入“数字逻辑”和“计算机组成原理”课程教学中的方法、经验与体会。

基于VerilogHDL的数字加法器的设计比较与优化

以加法器模块的不同实现方式为例,从模块易维护性、抗干扰性、运算速度和通用性等方面进行分析和比较,提出在用VerilogHDL硬件描述语言设计数字加法器模块时的指导原则。

基于自顶向下方法的CPU的VerilogHDL描述

文章阐述了八位简单功能CPU的设计过程,其中包括指令集的设计、功能模块的设计,并且给出了每条指令的执行过程。最后用VerilogHDL硬件描述语言对该CPU进行了描述——用Max-PlusⅡ工具进行了代码设计。

基于VerilogHDL的TLC549控制模块的设计

结合广泛使用的TLC549串行A/D转换器,采用FPGA器件EP1C6Q240C8,对A/D转换芯片TLC549进行采样控制。整个设计在Quartus Ⅱ平台下进行软件编程和下载。采用VerilogHDL语言描述,实现正确的TLC549转换的工作时序控制过程。该设计可用于信号采集和实时监控方面,仿真结果和实际运行显示该模块工作性能稳定、可靠性高,使用方便。

基于VerilogHDL的DAGC电路设计

介绍了一种无线局域网(WLAN)以及通信系统接收机中数字AGC(自动增益控制)电路的设计技术;文中包括了数字AGC电路基本原理、实现方法和仿真结果,AGC电路通常用来把一个任意的输入信号调节到任意规定的功率水平,所设计的电路性能达到了60 dB的动态范围,输出信号变化小于或等于2 dB。

基于CPLD技术和VerilogHDL实现CCD驱动电路设计

针对电荷耦合器件CCD在进行图像扫描时需要稳定的外部驱动电路支持才能工作,而以往设计的驱动电路存在体积大、易受干扰等缺点,以TCD1703C为例,设计出一种基于复杂可编程逻辑器件(CPLD)的时序驱动电路。本驱动电路各模块采用VerilogHDL语言编写,减少了驱动电路体积,同时具有较好的稳定性和保密性。

用VerilogHDL设计可辨别相位模糊的巴克码识别器

使用 Verilog语言描述了可辨别 2 PSK相位模糊的巴克码识别器 ,给出了时序仿真波形 ,并探讨了完整帧同步电路的实现方法。

基于VerilogHDL的简单CPU设计

本文实现了一个基于VerilogHDL的简单CPU,系统由运算器、控制器、译码器、存储器、指令计数器五大模块构成。在对各个模块时序仿真实验的基础上,系统整体功能测试成功。系统具有良好的稳定性和灵活性,指令集易扩展。

基于VerilogHDL语言的DPLL的数控振荡器设计

随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究,数字锁相环技术应用越来越广泛。数字锁相环数控振荡器设计是数字锁相环电路的关键部分,在利用Verilog语言配合Xilinx的FPGA的基础上,采用两种方法实现数控振荡电路。一种是根据脉冲加/减电路编写RTL代码实现;另一种是采用有限状态机编写RTL代码实现。并使用综合软件Synplify7.5对两种满足设计要求的RTL代码进行综合分析。

基于VerilogHDL的PCM采编器设计与实现

介绍了PCM采编器的工作原理,阐述了采用VerilogHDL语言运用EDA方法设计及实现仿真与下载过程,并介绍了PCM采编器在通信及广播领域的广泛用途.

PCM采编器的VerilogHDL语言设计

介绍了PCM采编器的工作原理,并且详细解释了采用VerilogHDL语言用EDA的方法设计及实现PCM采编器的仿真及下载过程,说明了PCM采编器在通信及广播领域的广泛用途。