同步电路设计中CLOCK SKEW的分析

Clock skew是数字集成电路设计中一个重要的因素。本文比较了在同步电路设计中 0 clock skew和非 0clock skew时钟分布对电路性能的影响 ,分析了通过调整时钟树中 CL OCK SKEW来改善电路性能的方法 ,从而说明非 0 clock skew时钟分布是如何提高同步电路运行的最大时钟频率的。

一款0.16 mm^(2)基于180 nm CMOS采用全局去偏斜的半速率8×2.5 Gb/s时钟转发架构接收机

在时钟转发架构的高速有线通信接收机中,需要去偏斜电路实现时钟与数据之间的最佳采样关系,并保证多路数据的同步。本文提出了一种全局去偏斜方案,仅采用一路数据与时钟进行对齐,并通过时钟延时匹配与分布技术实现多路数据同步,减小了各通道独立去偏斜方案带来的功耗与面积开销。所提出的接收机由8路数据通道、1路半速率转发时钟通道与基于延迟锁定环路的全局去偏斜电路构成。基于180 nm CMOS工艺,在2.5 Gb/s数据率下,可去除输入时钟与数据任意偏斜,得到位于数据中心的采样相位,同时具有时钟占空比校准能力。在1.8 V电源电压下,所提出的接收机总功耗为187 mW,总面积为0.16 mm^(2),对比各通道独立去偏斜方案,功耗和面积开销分别节约了45.2%与62.8%。

融合早期时钟流程与CCOpt的时钟树优化

随着集成电路工艺节点的演进,芯片集成规模的不断扩大以及工作频率的提高,传统时钟树综合策略无法满足目前芯片设计的时序要求。时钟协同优化(CCOpt)技术不能有效解决时钟树综合后的绕线拥塞和时钟门控路径的时序优化不佳问题。为此,提出一种融合早期时钟流程和CCOpt技术的时钟树优化方法,通过在标准单元布局阶段提前构建时钟树,对时钟树绕线、时钟单元驱动和间距进行约束,并运用和调控CCOpt的有用偏差技术,对数据和时钟路径同时进行优化来完成时钟树综合。将该方法应用到6 nm工艺下的PCIe模块进行验证,实验结果表明,该方法能有效缓解时钟树综合后的绕线拥塞,最差时序违例值降低了63.6%,时钟门控路径时序优化了20.3%,时钟网络功耗降低了1.54%,整体面积减小1.8%,有效提高了芯片的性能。

一种FPGA实现中时钟偏移(skew)的快速修复方法

通常在使用FPGA综合工具进行综合设计时,将时钟信号配置在全局时钟网络上,可有效抑制时钟偏移现象。但是为了保证和专用集成电路的结构一致,或者受到锁相环数量的限制,需要采用触发器作为分频电路。这样不可避免的会导致主时钟和分频时钟之间的偏移(skew)过大。针对该问题,本文提出了一种时钟偏移的快速修复方法,该方法通过手动插入时钟延迟链、将时钟模块锁定在指定区域以及手动给时钟分配全局缓冲器(global buffer)等手段,精确控制主时钟和分频时钟的相对时延,从而达到减少两个时钟之间的偏移的目的,进而满足高速、高性能的设计要求,保证了电路的正常工作。

TDOA Localization Algorithm with Compensation of Clock Offset for Wireless Sensor Networks

This paper presents a source localization algorithm based on the source signal's time-difference-of-arrival(TDOA) for asynchronous wireless sensor network.To obtain synchronization among anchors,all anchors broadcast signals periodically,the clock offsets and skews of anchor pairs can be estimated using broadcasting signal's time-of-arrivals(TOA) at anchors.A kalman filter is adopted to improve the accuracy of clock offsets and track the clock drifts due to random fluctuations.Once the source transmits signal,the TOAs at anchors are stamped respectively and source's TDOA error due to clock offset and skew of anchor pair can be mitigated by a compensation operation.Based on a Gaussian noise model,maximum likelihood estimation(MLE) for the source position is obtained.Performance issues are addressed by evaluating the Cramer-Rao lower bound and the selection of broadcasting period.The proposed algorithm is simple and effective,which has close performance with synchronous TDOA algorithm.

一种低功耗时钟树综合的寄存器聚类方法

随着集成电路制造工艺的进步与芯片集成度的提升,对于低功耗芯片的需求越来越大.时钟网络功耗占芯片总功耗的40%以上,优化时钟网络的功耗已成为高性能集成电路设计中最重要的目标之一.本文提出了一种新的寄存器聚类方法来生成时钟树的叶级拓扑结构,通过限制群组的扇出、负载和范围,对寄存器进行合理分组,减少了缓冲器的插入数目和总布线长度,有效降低时钟网络功耗.将该方法整合到传统的时钟树综合(CTS)流程中,在ISCAS89基准电路上测试并分析其有效性.实验结果表明,该寄存器聚类方法在不影响时钟树最大延时的情况下,有效减少了时钟网络20%以上的功率耗散和20%以上的时钟偏移.

石英挠性加速度计时间同步无线测试系统

针对石英挠性加速度计参数建模时的同步测试需求,基于无线通信技术设计了时间同步无线测试系统。该系统基于CC2530无线SOC芯片设计,采用硬件捕获时间戳的方式降低部分延迟因素,利用最小二乘法(Least Squares Fit,LSF)估计、补偿无线节点间的相对时钟漂移,设计了监听同步方式以减少发送同步信息包的次数。单跳及多跳监听同步测试结果表明,其4跳平均同步误差为3.826μs,均方差为3.286μs,且4跳平均监听误差分别为8.193μs、5.241μs。系统能满足石英挠性加速度计参数建模应用的同步测试要求,并可以推广到类似应用中。

一种基于改进K-means算法的高能效时钟网络设计

本文针对先进处理器中部件级时钟网络设计面临的时钟网络偏斜难控制、时钟负载重动态功耗大的问题,实现了一种高能效局部时钟网络设计方法,提出了基于考虑负载K-means算法的时钟驱动点位置优化算法TKDLO(Timing driven K-means based Driver Location Optimization),在不影响时序的前提下,实现了局部门控时钟驱动单元的位置优化,降低了时钟网络的偏斜.通过采用不同触发器规模的设计验证,模块级时钟长度可以优化15%以上,时钟偏斜优化30%以上.以访存执行部件的时钟设计为例,本文所提出的局部时钟设计方法,相比于传统CTS的实现方式,在时钟延迟和偏斜方面实现了超过50%的优化,整个设计等效频率提升14%、平均功耗优化28%、最终模块能效提升58.7%;相比于基于触发器聚类的fishbone时钟结构,在15.2%的时钟延迟恶化和5%功耗恶化代价下,使模块的频率提升7.6%,能效优化14.2%.

高速交替/并行数据采集系统时钟研究

研究了交替/并行数据采集系统中采样时钟抖动、采样时钟偏差、高速ADC量化误差与采集系统信噪比的关系.通过对采样数据的一级近似以及合理的假设,推导出了信噪比的数学表达式.用建立的仿真模型验证了数学表达式.结果表明,在输入信号频率较高时,信噪比以20 dB/10倍频下降,时钟抖动等效均方值决定了20 dB/10倍频下降的起始位置.

一个消除单向时延测量中时钟频差和时钟重置的新方法

单向时延测量对于分析和评价网络端到端性能具有重要的意义.主机之间的相对时钟频差和时钟重置会给单向时延测量引入不容忽视的误差.本文提出了一个基于模糊聚类分析的算法来检测并消除这些误差.大量实验表明与同类算法相比,该算法有更好的准确性和鲁棒性.而且此算法时间复杂度为O(N) .

多FPGA设计的时钟同步

在多FPGA设计中,时钟信号的传输延时造成了FPGA间的大时钟偏差,进而制约系统性能。为减少时钟偏差,该文提出一种多数字延迟锁相环(DLL)电路。该电路将时钟的传输电路放入DLL的反馈环路。利用DLL的延迟锁定特性,对FPGA间的时钟传输延时进行补偿,减少FPGA间的时钟偏差,解决多FPGA的时钟同步问题。

基于卡尔曼滤波器的IEEE 1588时钟同步算法

时钟同步是网络化分布式测试与控制系统中的一项重要指标。在基于IEEE 1588协议的主从时钟同步中,时钟偏差和时钟漂移的精确测量是主从时钟同步的重要保证。提出了基于二阶卡尔曼滤波器加速运动模型的时钟同步算法,该算法以同步消息包中的时间戳来获取观测值,通过卡尔曼滤波器算法对主从时钟之间的时钟偏差、时钟漂移以及时钟漂移变化率进行估计,使用估计值对从时钟进行补偿与修正。该算法能够消除从时钟的不稳定性对时钟同步的影响。实验结果表明,在时钟同步中引入卡尔曼滤波算法能够显著提高时钟同步精度。

ASIC后端设计中的时钟偏移以及时钟树综合

目前的ASIC设计中,时钟偏移成为限制系统时钟频率的主要因素,时钟树综合技术通过在时钟网络中插入缓冲器来减小时钟偏移。但是,有时这样做并不能达到系统要求的时钟偏移。以一款SMIC0.18μm工艺的DVBT数字电视解调芯片为例,分析了时钟偏移的产生原因。介绍了使用Synopsys公司Astro工具进行时钟树综合的方法,重点分析了在时钟树综合之前如何设置约束手动优化电路从而改善设计的时序,最后的流片结果证明该方法是有效的。

单向时延测量的实时时钟同步算法

对已有分段聚类算法进行改进,使用软件方法对单向时延序列进行分析,在线检测时钟调整位置.采用变宽度的滑动窗方法对单向时延数据进行过滤,减少时间序列大小,同时保证时钟调整位置信息不丢失.使用自底向上算法对时间序列进行线性分段,检测时钟调整或时钟频率跳变点,算法的时间复杂度大大降低.针对在线时钟同步的要求,为了消除滑动窗不具有离线算法的全局寻优缺点,提出使用基于滑动窗自底向上算法的实时单向时延时钟同步算法.实际测试实验表明:该算法大大降低了时间复杂度并提高了分段精度.

时钟延时及偏差最小化的缓冲器插入新算法

本文提出了以最小时钟延时和时钟偏差为目标的缓冲器插入新算法 .基于Elmore延时模型 ,我们得到相邻缓冲器间的延时是缓冲器在时钟树中位置的凸函数 .当缓冲器布局使所有缓冲器间延时函数具有相同导数值时 ,时钟延时达到最小 ;当所有源到各接收端点路径的延时函数值相等时 ,时钟偏差达到最小 .对一棵给定的时钟树 ,我们在所有从源点到各接收端点路径上插入相同层数的缓冲器 ,通过优化缓冲器的位置实现时钟延时最小 ;通过调整缓冲器尺寸和增加缓冲器层数 ,实现时钟偏差最小 .

同步数字系统时钟分布及偏斜补偿技术研究

本文从时钟系统的两个主要参数——时钟偏斜和抖动对系统性能的影响入手,对现有的高性能VLSI同步数字系统中的时钟分布网络和偏斜补偿技术进行了研究和分类,并从体系结构、偏斜补偿的精度、抖动、功耗以及实现的难易度等方面对各种补偿技术进行了比较和分析。

一种改进型FBT时钟树结构

针对混合型鱼骨平衡树(FBT)时钟结构的优缺点,结合宏单元的特性,提出了一种针对触发器与宏单元共存的改进型FBT时钟树结构,并总结出一种快速实现该时钟树的方法。在相同条件下,采用该方法实现的时钟树结构与二叉树型、鱼骨型时钟结构和传统的FBT时钟树结构进行比较,结果显示:鱼骨型时钟结构的时序质量最差;改进型FBT时钟树比二叉树型时钟树减少了15%的时钟延时和35%的时钟偏差,且整个过程的实现时间是传统FBT时钟树的30%。

SDN中的端到端时延

随着大规模SDN的不断发展,用来管理和衡量网络性能的指标也越来越重要。端到端时延就是其中重要的部分,针对该指标已经提出了很多计算的方法,主要分为主动探测和被动探测,但是各有优缺点。因此,提出一种主动探测和被动探测相结合的方法,通过特殊方法计算出第一个数据包的时延,再通过快速方法计算相邻数据包端到端时延之差,得到所有数据包的端到端时延。实验结果表明,新方法在时钟不同步的情况下,可以有效地计算出端到端时延。

新的基于逐跳时间标签的链路利用率测量方法

提出了一种新的IP(Internet protocol)网络链路利用率测量方法.探测源端主动向网络发送带有IP报头时间戳选项的探测报文,逐跳记录路由器的当前时间.多个探测结果通过链路利用率统计算法的处理,消除探测分组的处理时延、传播时延以及路由器时钟扭曲带来的偏差,得到探测分组的单跳排队时延,进而量化并使用滑动窗口得到链路的利用率.仿真验证了该方法的正确性.

全数字延时锁定环的研究进展

全数字延时锁定环在现代超大规模系统芯片中具有极其重要的作用,被广泛地用于解决系统时钟的产生和分布问题,因此详细分析其研究进展具有一定的理论意义和实际应用价值.首先在分析延时锁定环工作原理的基础上,阐明了全数字延时锁定环相对于全模拟和混合信号延时锁定环具有的优点.其次详细阐述了全数字延时锁定环的发展过程、研究现状和存在的问题,尤其在指出传统逐次逼近寄存器延时锁定环存在谐波锁定、锁定时间没有达到理论值和死锁三个问题的基础上,对各种改进型逐次逼近寄存器延时锁定环的性能进行了对比分析.最后对全数字延时锁定环的未来发展趋势进行了展望.