AIFab:人工智能赋能集成电路制造

AIFab将决定下阶段集成电路产业的竞争形态和格局现有的信息化和自动化手段已无法满足智能化时代集成电路产业新趋势和新要求。随着以机器学习算法为代表的人工智能技术迅猛发展,尤其是工业4.0背景下深度学习技术所带来的颠覆性创新和变革,使得人工智能技术成为集成电路智能化演进的必然趋势和核心竞争力。人工智能与集成电路融合发展(AIFab)即是将人工智能与集成电路深度融合,以集成电路制造、装备、材料、EDA等应用场景为驱动,通过运用机器学习算法、深度挖掘、预测分析等AI技术,解决集成电路数据挖掘、效率提升、良率分析、装备增能、智能运营等应用场景的瓶颈问题,赋能集成电路制造、提升研发效能。

重大专项政策对集成电路产业创新影响

分析了中国集成电路产业存在的问题,基于国家科技重大专项政策的科技含量高、组织规模大、自主创新和健全产业链等特点,剖析了科技重大专项政策在创新组织管理模式、引导和健全上下游产业链、引进和培养人才、政产学研用合作、建设和完善国家级公共技术研发平台等各个方面对中国集成电路产业的影响。进一步提出了如何通过将政策落脚在产业关键节点、自主创新和产业化与市场需求相结合、完善和健全重大专项监管机制、健全专项执行效果的绩效评价体系等方式推动和保障中国集成电路产业发展的措施建议。

在全球视野中加快上海集成电路产业集聚发展的几点构想

集成电路产业是国家先导性、战略性和基础性产业,是当前国际政治经济竞争的重要砝码之一。基于我国在后几年着力构建技术先进、安全可靠、自主可控的集成电路产业的要求,上海能否在目前全球集成电路产业正在进入垄断竞争的态势下,在国内率先一步加快集聚发展,参与国际竞争,是上海当前形势下实现"创新驱动、转型发展"的一个重要课题。

集成电路钝化层薄膜的纳米力学性质研究

利用等离子体增强化学气相淀积工艺在p型单晶硅(111)衬底上制备了厚度为70、150、450nm的SiO2薄膜和100、1702、20 nm的Si3N4薄膜,并使用纳米压入仪对薄膜进行了纳米力学测试与分析.薄膜在不同载荷下的硬度和弹性模量计算采用Oliver-Pharr方法.在测量两种薄膜的硬度时没有发现压痕尺寸效应.SiO2薄膜的弹性模量与压入深度的依赖关系不明显,但与薄膜厚度的依赖关系较明显,薄膜厚度的增加将导致弹性模量显著减小,而Si3N4的弹性模量与薄膜厚度的依赖关系不明显,但与压入深度的依赖关系较明显,会随着压入深度的增加而逐渐增加到某一定值.

高压集成电路中的HV MOS晶体管BSI M3 I-V模型改进

针对SPICEBSIM3模型在对大量应用于高压集成电路中的轻掺杂漏高压MOS(简称HVMOS)晶体管建模上的不足,提出了基于BSIM3的高压MOS晶体管I V模型改进.研究中使用AgilentICCAP测量系统对HV MOS晶体管进行数据采集,并分析其源漏电阻受栅源、源漏和衬底电压的影响及与标准工艺低压MOS晶体管的差异,针对BSIM3模型源代码中源漏电阻Rds的相关参数算法进行了改进,保留BSIM3v3原有参数的同时增加了Rds的二次栅压调制因子Prwg2和有效Vds参数δ的栅压调制因子δ1,δ2,在开放的SPICE和BSIM3v3源代码上对模型库文件进行修改并实现了优化.仿真结果表明采用改进后的模型,在ICCAP下的测量曲线与参数提取后的I V仿真曲线十分吻合,该模型大大提高了BSIM3I V模型模拟HVMOS晶体管时的精确度,对于高压集成电路的设计与仿真有着极其重要的意义.

集成电路的版图比对电路LVS系统化自动验证方法研究

分析集成电路的版图比对电路LVS验证的必要性和难点。提出了LVS自动化验证系统架构。通过Skill汇编语言建立系统化LVS自动化验证桌面工具。这是一套适用于不同工艺的,嵌套在Cadencevirtuoso平台下的LVS自动化验证方法,可以大大提高LVS验证的质量和效率。

共同构建长三角集成电路产业的创新生态

从集成电路产业的发展历史,我们可以很清楚地看到,每一代技术进步,都是一个产业链的集体进步。有任何一环落下了,这一代技术肯定就进步不了。集成电路是一个系统创新,系统创新依赖于创新生态的建立。集成电路发展依赖于系统创新什么是系统创新?首先来看两个例子。20世纪80年代,大规模集成电路兴起之后,原来用手工绘制电路图的方式已经无法跟上集成电路发展的脚步,于是芯片设计开始依赖于计算机辅助设计和电子设计自动化(EDA)工具。

集成电路工艺设计包PDK自动化验证与界面化的实现方法

分析集成电路的自动化验证PDK方法,以及PDK验证过程中遇到的难点问题。通过Skill汇编语言建立系统化的PDK自动化验证界面工具。这是一套适用于不同工艺,嵌套在Cadence virtuoso平台下的PDK自动化验证方法,可以大大提高PDK验证的质量和效率。

高速接口电路发送器的设计

阐述一种高速接口电路发送器的设计,采用分布式架构,包括输入数据接口、数据编码和调制模块、错误检测和纠正模块、缓冲和驱动模块,以及时钟和时序控制模块。通过该设计,能够实现高效可靠的数据传输。

一种单大马士革结构超厚铜集成电感

成功开发超厚介质膜的淀积和刻蚀工艺、超厚金属铜的电镀和化学机械研磨等工艺,采用与CMOS完全兼容的铜互连单大马士革工艺制作了超厚金属铜集成电感。该超厚金属铜电感在1~3 GHz频率范围内的电感值均匀,在2.5 GHz频率下的Q值达到11。并且进一步研究了线圈圈数、金属线宽和金属间距对电感值和Q值的影响。

基于40nm CMOS工艺电路的NBTI退化表征方法

负偏压温度不稳定性(NBTI)退化是制约纳米级集成电路性能及寿命的主导因素之一,基于40 nm CMOS工艺对NBTI模型、模型提参及可靠性仿真展开研究。首先对不同应力条件下PMOS晶体管NBTI退化特性进行测试、建模及模型参数提取,然后建立了基于NBTI效应的VerilogA等效受控电压源,并嵌入Spectre^(TM)仿真库中,并将此受控电压源引入反相器及环形振荡器模块电路中进行可靠性仿真分析,可有效反映NBTI退化对电路性能的影响。提出了一套完整可行的电路NBTI可靠性预测方法,包括NBTI模型、模型参数提取、VerilogA可靠性模型描述以及电路级可靠性仿真分析,可为纳米级高性能、高可靠性集成电路设计提供有效参考。

集成隐藏式3维梳齿电极驱动器的低吸合电压CMOS-MEMS微镜阵列

微镜阵列芯片是大尺寸画面投影显示系统的主流光学图形产生器。针对德州仪器公司的数字微镜芯片中微镜吸合电压较高的问题,本文采用CMOS后端金属互连层制备隐藏垂直梳齿电极驱动的低吸合电压微镜,在CMOS后端工艺中基本完成MEMS微镜阵列的结构制备,然后在CMOS工艺后附加少量的Post-CMOS工艺。我们采用0.35-μm 2-Poly-4-Metal(2P4M)CMOS工艺设计和制造了2种1×8规模集成了隐藏式梳齿驱动器的静电驱动双稳态微镜阵列,并且片上集成了CMOS驱动电路。微镜尺寸为18μm×18μm,像素间距为20μm,占空比为81.0%。采用有限元仿真软件计算了微镜结构的电力耦合特性。在大气环境下,仿真结果表明:具有TiN/Al/TiN扭臂的微镜A的静态吸合电压为19.25 V,具有TiN/Al/TiN扭臂的微镜B的静态吸合电压为3 V。测试结果表明:微镜A典型的吸合电压为21 V,与仿真结果接近。微镜A和B吸合电压正在逐步实现与CMOS电路工作电压兼容,可以将驱动电路与微镜阵列单片集成,从而为实现工艺和工作电压与CMOS工艺全面兼容的数字微镜阵列奠定了基础。

背照式CMOS图像传感器像素结构影响分析

本文使用Ansys Lumerical FDTD软件建立了BSI-CIS工艺的仿真模型,利用该模型基于55 nm BSI-CIS工艺,针对2 um和2.79 um尺寸的像素单元,对850 nm、940 nm波段不同CDTI图形结构的量子效率值进行仿真,从而获得各自近红外吸收最高的CDTI图形结构,该结构可在850 nm波长获得45%以上的量子效率。

源极跟随器离子注入工艺对RTS噪声影响分析

随机电报信号(Random Telegraph Signal, RTS)噪声是影响CMOS图像传感器图像质量的主要因素之一。伴随着集成电路制造工艺技术的高速发展,源极跟随器(Source Follower, SF)晶体管栅极尺寸不断缩小,使得对RTS噪声影响也愈发增大。文章研究了不同源极跟随器离子注入工艺对RTS噪声的影响,通过工艺优化后,可获得最佳的RTS噪声改善效果。

国有资产介入上海IC产业布局的研究

1国资介入集成电路产业的战略意义 2009年5月1日,《中华人民共和国国有资产法》正式施行,其宗旨在于,＂国家采取措施,推动国有资本向关系国民经济命脉和国家安全的重要行业和关键领域集中，优化国有经济布局和结构；推动国有企业的改革和发展，提高国有经济的整体素质，增强国有经济的控制力、影响力”。

3 nm环栅场效应管射频小信号等效电路模型

针对3 nm环栅场效应晶体管,提出了一种射频小信号等效电路模型及基于有理函数拟合的解析模型参数提取方法。首先,在关态条件下提取不受偏置影响的非本征栅/源/漏极电阻、栅到源/漏电容、衬底电容和电阻。然后,在不同偏置条件下提取受偏置影响的本征模型参数。使用Sentaurus TCAD和Matlab对器件进行仿真并拟合得到相关参数,在ADS中验证等效电路模型。结果表明,在10 MHz~300 GHz频率范围内,TCAD仿真与等效电路仿真S参数的最大误差低于2.69%,证实了所建立模型及建模方法的准确性。该项研究成果对射频集成电路设计具有参考价值。

高速双模控制分频电路

这是一种双模控制的高速分数预分频电路,它的主要特点是在不降低分辨率的基础上,通过预分频电路处理压控振荡器的高频信号,并利用优化后的半速率双模分频器结构,有效提高锁相环的参考频率,优化PLL的带宽,使其能有效控制环振VCO高频噪声,从而实现较好的相噪表现。利用该高速分数分频电路,在HLMC 55 nm低功耗工艺平台上实现了一款主频3 GHz,Tj<100 ps,Rj约2.5 ps的PLL,该PLL内置LPF电容,面积约1 000μm×300μm,IO电压3.3 V的条件下,功耗≤20 mW@3 GHz。

一种带反馈校正的数字电路冗余结构设计

阐述一种带反馈校正的冗余结构设计,冗余结构在少数冗余路径输出信号出错时,及时对出错的输出信号重置,避免了冗余路径输出信号的错误累积,且未出错的冗余路径输入信号可以正常更新。

集成电路制造企业政府补助的成本核算方式

近年来,由于"中兴事件""晋华事件""华为事件"的发生,集成电路成为大众关注的焦点。集成电路产业是国民经济和社会发展的战略性、基础性和先导性产业,是电子产业的核心。国家相继出台了相关产业政策,以市场化运作的方式推动产业的发展。由于政府补助有一定的核算要求,而集成电路制造企业的成本核算方式区别于一般制造业,有其特殊性。本文就如何将二者有机结合进行了分析和探讨,以助力做好政府补助的核算工作。

企业专利挖掘与布局实践

专利,集技术、法律、经济属性于一体,是企业发展的战略性资源,也是体现企业竞争力的核心要素。掌握科学的专利挖掘与布局方法,不仅可以提升专利的产出效率,更可以帮助企业构建与战略相匹配、与业务相呼应,能支撑企业未来商业发展的高质量专利集群。本文系统阐述了专利挖掘与专利布局的概念与方法,并基于实践经验总结出在挖掘及布局过程中需要予以关注的具体事项,供企业在实践中参考。