具有多晶阻挡层的浮空P区IGBT开关特性研究

为了减少浮空P区IGBT结构的栅极空穴积累,改善结构的电磁干扰(EMI)噪声问题,从而提高结构电磁干扰噪声与开启损耗(Eon)之间的折中关系,研究提出了一种具有多晶硅阻挡层的FD-IGBT结构。新结构在传统结构的浮空P区上方引入一块多晶硅阻挡层,阻挡层接栅极,形成与N型漂移区的电势差。新结构在器件开启过程中,多晶硅阻挡层下方会积累空穴,导致栅极附近积累的空穴数量减少,从而降低浮空P区对栅极的反向充电电流。通过TCAD软件仿真结果表明,相比于传统FD-IGBT,新结构开启瞬态的过冲电流(I_(CE))和过冲电压(V_(GE))的峰值分别下降26.5%和8.6%,且在栅极电阻(R_(g))增加时有更好的电流电压可控性;相同开启损耗下,新结构的dI_(CE)/dt、dV_(CE)/dt和dV_(KA)/dt最大值分别降低26.5%,15.1%和26.1%。

具有低EMI和低开启损耗的浮空P区IGBT研究

为了优化浮空P区IGBT结构的电磁干扰噪声(EMI)与开启损耗(E_(on))的折中关系,提出一种假栅沟槽连接多晶硅阻挡层的浮空P区IGBT结构。新结构在浮空P区内引入对称的两个假栅沟槽,并通过多晶硅层连接。假栅沟槽将浮空P区分为三部分,减少了栅极沟槽附近的空穴积累,降低了栅极的固有位移电流。二维结构仿真表明,在小电流开启时,该结构与传统结构相比,栅极沟槽空穴电流密度减小90%,明显降低了集电极电流(I_(CE))过冲峰值和栅极电压(V_(GE))过冲峰值,提高了栅极电阻对dI_(CE)/dt和dV_(KA)/dt的控制能力。在相同的开启损耗下,新结构的dI_(CE)/dt、dV_(CE)/dt和dV_(KA)/dt最大值分别降低32.22%、38.41%和12.92%,降低了器件的EMI噪声,并改善了器件EMI噪声与开启损耗的折中关系。

一种基于VHDL的电子密码锁的设计与实现

阐述了一种基于VHDL设计一种数字电子密码锁的原理和方法,所用EDA开发工具为ISE,仿真工具是Modelsim SE,该密码锁具有高安全性、低成本、低功耗、操作简单等特点.

同步整流器电流控制比较器的研究与设计

设计了一款比较器,它用于控制流过同步整流器的电流。该比较器根据输出电压调整阈值,以解决工作在PWM模式下的DC/DC开关电源管理芯片轻载时,需要少量输出反向电流问题。

RFID标签到达率的动态自适应灰色模型预测算法研究

针对动态环境中RFID标签到达率估计问题,提出动态自适应灰色预测算法来预测标签到达率。该算法采用到达率反向突变规则知识判断到达率变化趋势,使建模长度可动态地自适应标签到达率变化,克服了预测准确性与跟踪速度之间的矛盾,由此提高了算法预测的准确性。在实验中,用正弦强度函数的非平稳泊松过程来模拟标签到达率的随机变化。结果表明:在少量数据的随机数据环境中,预测算法能够有效地预测数据,且准确性高于一般灰色预测算法和指数平滑算法。

一款3.5GHz高效率F类功率放大器的研究与设计

根据F类功率放大器的电路结构特点,给出用LC匹配电路设计输出端的三阶谐波抑制网络的方法,设计了一款工作频率为3.5GHz的F类功率放大器。仿真结果输出功率为37dBm,功率附加效率为68%,谐波失真得到很好抑制,效率得到提高。

MOS晶体管失配模型研究及应用

采用0.18μm CMOS工艺,研究在模拟集成电路中MOS管的失配.通过分析MOS管在饱和区失配因素,优化MOS管失配模型,提出用最小二乘曲线拟合法进行相关模型参数提取.并根据这些参数对基本电路的失配进行预测和分析,给出改善MOS管匹配性的方法.这为相应的集成电路设计中存在的失配提供了理论依据.

高k介质对屏蔽栅沟槽型MOSFET电场调制的研究

为了优化屏蔽栅沟槽型MOSFET(Shielded Gate Trench MOSFET,简称SGT结构)的电场分布,将高k介质代替部分沟槽绝缘介质层,提出了高k屏蔽栅沟槽型MOSFET(高k SGT结构)。分析了高k SGT结构的工作原理,通过在高k介质底部引入新的电场峰值,使电场分布更均匀以提高器件的耐压。Sentaurus TCAD软件仿真结果显示高k SGT结构的击穿电压为114.5 V,与传统SGT结构相比,击穿电压提高了10.7%,Baliga优值(BFOM)提高了15.2%。因此在不增加掩模的基础上,有效提高了器件的击穿电压。

阈值补偿型UHF RFID整流电路模型研究

对UHF RFID阈值补偿型整流电路中的电流和电压变化情况进行分析。通过采用将电流波形近似为三角形的方法,提出了阈值补偿型整流电路的模型。基于SMIC 0.18μm工艺,设计了一种适用于UHF RFID标签的整流电路,用于对模型进行验证。结果表明,该模型能够较好地预测输出电压与功率转换效率(PCE),当输入电压在0.4~0.7V变化时,输出电压的最大误差为2.6%,PCE的最大误差为2.2%。

Buck变换器中电流检测的噪声研究

针对高压降压型电流控制模式DC-DC系统中控制环路噪声导致系统误触发这一问题,从系统电流环路中的电流检测模块出发,首先分析了该模块的噪声参数,然后对该噪声对系统电流环路中其他各个主要模块的所造成影响进行了讨论,最后在分析其产生误触发原因的基础上提出了两种解决方案:一、用外加电容迅速提高检测电平,以解决高门限电平信号的噪声干扰;二、设计合理的控制逻辑来防止系统误触发。经过HSPICE仿真验证表明,抗噪效果明显,系统正常工作,达到了防止误触发的设计要求。

具有多段分裂栅的屏蔽栅沟槽型MOSFET特性研究

为了能够有效调制屏蔽栅沟槽型(Shielded Gate Trench,SGT)MOSFET器件阻断状态下的电场分布,改善器件的电荷耦合效应,从而提高器件击穿电压(BV)和特征导通电阻(Ron,sp)之间的折衷关系,研究提出了一种具有多段分裂栅的SGT MOSFET结构。该结构是将传统的SGT MOSFET沟槽中的屏蔽栅分裂成三部分,最上层的屏蔽栅接源极,中间和最下层的屏蔽栅为浮空,分别命名为UFG和LFG。新结构器件在阻断状态下可以在n型漂移区引入两个额外的电场峰值,使得电场分布更加均匀。Sentaurus TCAD软件仿真结果显示,在元胞参数相同的条件下,相较传统SGT MOSFET,具有双段浮空栅(DSFSGT)MOSFET的BV和优值(Figure of Merit,FOM)分别提高了37.7%和66.7%,BV达到了173.6 V,FOM达到了177.3 V2/(mΩ·mm^(2));相较单段浮空栅(SFSGT)MOSFET,BV和优值分别提高了10.7%和19.8%。

一种三级误差运放单密勒补偿技术的研究

针对新的三级运放单密勒补偿拓扑结构,建立小信号等效模型。从结构的稳定性出发,采用极点复数补偿法对系统进行补偿,优化了相位裕度、转换速率和调整时间。设计三级运放电路,负载为25 kΩ/120 pF,给出了在TSMC 0.18μm CMOS工艺下的仿真验证。

一种精确分段补偿的带隙基准电压源设计

针对传统的带隙基准电压的温漂系数较高的问题,设计了一种低温漂系数的带隙基准电压源。分别引入正负温度系数电流在高温和低温阶段对带隙基准电压进行线性补偿。NPN管作为开关管,通过工作在线性区的NMOS管作为等效电阻将正负温度系数电流转换成基极电压,控制NPN管导通和截止,进而控制开始和结束补偿的温度,实现精确补偿。基于SMIC 0.18μm工艺通过Cadence进行仿真。仿真结果为:在输入电压5 V时,温度在-40~125℃内,输出电压经过精确补偿后,温漂系数从16.48×10^(-6)/℃下降到0.829×10^(-6)/℃。输出基准电压最大仅变化152μV。在室温下,低频时电源抑制比为73.7 dB,电压源可以在2.8~7.5 V稳定工作。

基于恒定功率的热式流量计设计与测试

针对热式流量计的温度漂移问题,提出了一种恒定功率模式下的热式流量计结构,并对其数字校准方法进行了研究。与传统热式流量计相比,增加了环境探头,该探头内嵌于流体管道壁。各传感器之间采用隔热措施,利用环境探头和感温探头测量得到的电压信号进行实时数字校准。采用音速喷嘴法燃气表检验装置对流量计进行检测。检测结果显示:流量在0.016~0.25 m^(3)/h范围内误差率小于0.5%,流量在0.25~6 m^(3)/h范围内误差率小于1.0%,温度漂移现象有效改善。

一种带曲率补偿的低功耗带隙基准设计

为了改善传统带隙基准中运放输入失调影响电压精度和无运放带隙基准电源抑制差的问题,设计了一款基于0.35μm BCD工艺的自偏置无运放带隙基准电路。提出的带隙基准源区别于传统运放箝位,通过负反馈网络输出稳定的基准电压,使其不再受运算放大器输入失调电压的影响;在负反馈环路与共源共栅电流镜的共同作用下,增强了输出基准的抗干扰能力,使得电源抑制能力得到了保证;同时采用指数曲率补偿技术,使得所设计的带隙基准源在宽电压范围内有良好的温度特性;且采用自偏置的方式,降低了静态电流。仿真结果表明,在5 V电源电压下,输出带隙基准电压为1.271 V,在-40~150℃工作温度范围内,温度系数为5.46×10^(-6)/℃,电源抑制比为-87 dB@DC,静态电流仅为2.3μA。该设计尤其适用于低功耗电源管理芯片。

一种适用于LDO的无过冲软启动电路设计

设计了一种适用于LDO的无过冲软启动电路。其核心是采用线性升压的软启动策略来消除浪涌电流,电路结构简单、易于实现。为了解决超调现象,利用晶体管与正反馈电路设计了一种快速比较器,使得软启动电路输出电压能平滑地过渡到稳定工作状态。为了减小版图面积,利用少量的MOS管设计了斜坡产生电路和输入不平衡比较器电路。该软启动电路集成到一款低压差线性稳压器中,采用SMIC 0.18μm BCD工艺实现,电源电压为4.5 V。仿真结果表明,软启动电路有效地消除了浪涌电流,实现输出电压平稳上升无过冲,并能平滑地过渡到稳定工作状态,无超调现象产生。电路结构简单,版图面积为98μm×60μm,便于片上集成,该电路也可以应用到一般的DC-DC稳压器中。

650 V IGBT横向变掺杂终端的设计与优化

绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor,IGBT)器件的最重要参数之一是击穿电压(Breakdown Voltage,BV),影响IGBT器件BV的因素包括:平面工艺PN结扩散终端、界面电荷、杂质在Si、SiO2中具有不同分凝系数等。其中影响IGBT器件耐压能力的重要因素是芯片终端结构的设计,终端区耗尽层边界的曲率半径制约了BV的提升,为了能够减少曲率效应和增大BV,可以采取边缘终端技术。通过Sentaurus TCAD计算机仿真软件,采取横向变掺杂(Variable Lateral Doping,VLD)技术,设计了一款650 V IGBT功率器件终端,在VLD区域利用掩膜技术刻蚀掉一定的硅,形成浅凹陷结构。仿真结果表明,这一结构实现了897 V的耐压,终端长度为256μm,与同等耐压水平的场限环终端结构相比,终端长度减小了19.42%,且最大表面电场强度为1.73×10^(5)V/cm,小于硅的临界击穿电场强度(2.5×10^(5)V/cm);能在极大降低芯片面积的同时提高BV,并且提升了器件主结的耐压能力。此外,工艺步骤无增加,与传统器件制造工艺相兼容。

一种沟槽-场限环复合终端结构的设计

为了改善硅功率器件击穿电压性能以及改善IGBT电流的流动方向,提出了一种沟槽-场限环复合终端结构。分别在主结处引入浮空多晶硅沟槽,在场限环的左侧引入带介质的沟槽,沟槽右侧与场限环左侧横向扩展界面刚好交接。结果表明,这一结构改善了IGBT主结电流丝分布,将一部分电流路径改为纵向流动,改变了碰撞电离路径,在提高主结电势的同时也提高器件终端结构的可靠性;带介质槽的场限环结构进一步缩短了终端长度,其横纵耗尽比为3.79,较传统设计的场限环结构横纵耗尽比减少了1.48%,硅片利用率提高,进而减小芯片面积,节约制造成本。此方法在场限环终端设计中非常有效。

一种650 V微沟槽IGBT设计与优化

介绍了关于IGBT的注入增强原理,以及使用Sentaurus TCAD软件对不同Mesa宽度以及不同沟槽栅长度的器件进行了仿真优化。根据仿真结果以及第三代FS Trench设计平台,设计了一款650 V MPT-IGBT(Micro-Pattern Trench IGBT)。根据流片样品的测试结果表明,相比于传统的元胞节距(pitch)为4.5μm IGBT,本文的器件可以在降低39%正向压降的同时,关断损耗降低50.6%,实现相对于传统IGBT性能的提升。且该器件结构完全兼容现有的制造工艺,不需要额外进行制造工艺的研发。

一种基于电容充放电的低功耗时钟发生器

基于SMIC 0.18μm CMOS工艺,设计了一种基于电容充放电的新型低功耗时钟发生器。为了减小温度变化引起的频率波动,设计了负温度系数偏置电路。采用了传统的占空比调节电路,可调节振荡波形的占空比。仿真结果显示,在3.3 V电源电压下,该振荡器可以稳定输出7.16 MHz频率的信号,相位噪声为-104.4 dBc/Hz,系统功耗为1.411 mW,其中环形振荡器功耗为0.811 mW。在-40℃~110℃温度变化范围内,振荡器的频率变化为7.116~7.191 MHz,容差在1.05%以内。同其他时钟发生器相比,该电路具有结构简单、功耗低,以及在宽温度范围内具有较高的频率稳定性等显著特点,能够满足芯片的工作要求,为芯片提供稳定时钟。