一种高精度CMOS温度传感器校准电路

针对集成式传感器中CMOS器件非理想因素导致的测量误差,设计了一种数字校准电路,校准电路由存储模块、失调误差校准模块和增益误差校准模块等组成。因模拟器件受温度影响较大,不同温度的增益线性度不同,所以增益误差采用分温度区间进行校准。电路采用0.18μm CMOS工艺实现,校准后温度传感器误差可提高到-0.03~+0.13℃。

低功耗可配置CIC滤波器设计

针对超大规模集成电路的发展以及无线射频芯片中带宽可变的需求,提出一种低功耗可配置级联积分梳状(Cascade Integral Comb, CIC)滤波器结构。该结构采用半字节串行算法优化ASIC电路内部位宽,借助多路复用技术减少运算逻辑和存储逻辑单元,并在增益校正部分采用正则有符号数(Canonic Signed Digit, CSD)编码乘法代替全位宽二进制补码乘法,从而实现低功耗目的。信道带宽配置模块选取CIC滤波器采样因子,实现带宽可变功能。通过MATLAB Simulink搭建抽取滤波器模型以验证算法可行性,并采用verilog HDL完成代码设计,仿真结果表明该滤波器可实现2~16倍下采样。基于65 nm COMS标准单元工艺库进行DC综合和ASIC版图设计,与传统CIC滤波器比较,数字电路在功耗方面具有显著优势。

基于改进CORDIC算法实现高速直接数字频率合成器

设计实现了一种高速直接数字频率合成器。利用混合CORDIC算法的思想,用混合角度集代替传统正切角度集,并讨论了在二进制格式下的中间值,采用改进的混合差分CORDIC算法实现了相位幅度的转换。在确保算法的迭代精度和收敛区间的前提下,避免了传统算法中旋转方向依赖于上一次迭代的现象,提高了数据的吞吐量;同时消除了常用冗余算法引进额外电路的情况。分析了采用CORDIC算法所带来的误差,综合考虑精度和电路复杂度,确定字长和迭代次数获得14位的输出有效位。经0.18μm6M2P CMOS工艺流片,在1GHz的工作频率下,输出信号在98.6MHz处,SFDR为68.39dB,整个芯片面积为4.19mm×3.17mm。

一种基于0.35m工艺的高速混合旋转结构DDFS

设计实现了一种基于CORDIC算法和乘法器的直接数字频率合成器。采用混合旋转算法实现相位幅度转换,最高工作频率达到400MHz。在算法级,将DDFS中需要执行的π/4旋转操作分成两次旋转完成,第一次旋转采用CORDIC算法,第二次旋转采用乘法器来完成,同时采用流水线结构来实现累加器,提高整体性能。在晶体管级,采用DPL(Double-pass-transistor logic)逻辑实现基本电路单元,减少延迟提高速度。经0.35μmCMOS工艺流片,在400MHz的工作频率下,输出信号在80MHz处,SFDR为76.47dB,整个芯片面积为3.4mm×3.8mm。

基于0.13μm CMOS工艺2GHz高速并行结构DDFS的设计

设计实现了一种基于高速并行架构的直接数字频率合成器。核心模块相位幅度转换采用混合旋转算法实现,第一级采用CORDIC算法,预先计算旋转值;第二级采用乘法器,降低幅度计算的时钟周期。电路架构采用多路并行结构,同时采用交织采样算法来实现信号的采样,最高工作频率达到2GHz。经0.13μm 1P6M MIX Signal CMOS工艺流片,整个芯片面积为3.2mm×3.6mm。经测试在2GHz的工作频率下,输出信号在701 MHz处,窄带SFDR为86.35dB;输出信号在742 MHz处,宽带SFDR为52.01dB。

高速SpaceWire路由器的设计研究

SpaceWire是由欧航局所提出的高速高可靠性的航空总线标准。首先论述了基于SpaceWire标准的航空总线路由器IP核的设计与实现。SpaceWire路由器由SpaceWire接口和SpaceWire路由开关组成,文中分别介绍了这两部份的设计,并对SpaceWire路由开关的设计提出了新的架构,最后的实验结果说明了所设计的8端路由器的速度达到了200 Mb/s。

基于JESD204B协议高速并行8bit/10bit解码电路设计

提出了一种高速低延时8 bit/10 bit解码电路结构,采用四路并行通道同时处理输入数据,每一路具有K码检测、输入数据查错功能,能够在输入四路10 bit数据后的一个时钟周期内正确完成解码。所设计的解码电路通过搭建的通用验证方法学系统完成系统级功能验证,并基于65 nm工艺库进行综合、布局和布线,解码电路的面积为1 449μm^(2)。后仿真结果显示,解码电路的最高工作频率达415 MHz,四路可支持最高16.6 Gibit/s的串行数据传输速率,满足JESD204B协议标准推荐的最高传输速率12.5 Gibit/s的要求。将该解码电路用于支持JESD204B协议的高速数模转换器电路中,经测试,其传输速率最高达10.5 Gibit/s。

基于EP7312的新型嵌入式系统的实现

本文详细描叙了一个基于EP7312的嵌入式系统的实现,该系统支持图形界面和嵌入式浏览器。并对浏览器界面的改进作了重点说明。该系统已经在自主开发的硬件平台上成功运行。

一种无线传感网网关的设计

文章设计了一种无线传感网络网关。该网关具有多网接入能力,可提供以太网、CDMA、WiFi和ZigBee四种不同的网络接入方式,同时实现网络之间的互联互通。网关的硬件平台分两个部分——核心板和底板——分别进行设计。核心板是一个最小嵌入式系统,包括处理器和存储器,其中处理器采用三星公司的S3C6410,最高速度可达667MHz,底板集成多种设备接口,便于与不同的外设和通讯模块连接。网关应用软件采用C语言在Linux系统下实现。

基于65nmCMOS工艺的3.4GHz高速高分辨率DDFS设计与实现

设计了一种集成数字内核和数模转换器(DAC)的高速、高分辨率直接数字频率合成器(DDFS)。其核心模块相幅转换器采用混合坐标旋转数字计算(CORDIC)算法,以缩短幅度计算的时钟周期,减少硬件消耗。DDFS电路采用多路并行结构,以降低核心运算模块的工作频率,采用多级交织采样实现低速信号到高速信号的采样,再将数据合成输出。DAC的设计采用温度计编码和二进制编码混合方式实现内部编码,采用双路归零编码方式实现信号输出。采用数字校准模块调整数字和模拟时钟的相位,确保信号从数字内核到DAC的正确采样。基于65 nm 1P8M CMOS工艺完成DDFS芯片的设计和流片,芯片面积为3.5 mm×4.7 mm。经测试在3.4 GHz的时钟频率下,输出信号频率约为1.36 GHz,窄带无杂散动态范围(SFDR)为89.75 dB;宽带SFDR为39.61 dB。

混合CORDIC在分裂基FFT中的应用

提出了一个基于CORDIC的分裂基FFT/IFFT处理器来计算2048/4096/8192点DFT。蝶形处理器的算术单元和旋转因子产生器采用CORDIC算法实现,所有的控制信号在片内产生。相比于存储旋转因子所需的ROM,CORDIC旋转因子所用ROM尺寸更小。与传统的FFT实现相比功耗减少了25%。

采用1.75 Gbps串行发送器的低功耗14位125 MSPS ADC

提供了一种适宜于多通道集成的低功耗、小面积14位125 MSPS流水线模数转换器(ADC)。该ADC基于开关电容流水线ADC结构,采用无前端采样保持放大器、4.5位第一级子级电路、电容逐级缩减和电流模串行输出技术设计并实现。各级流水线子级电路中所用运算放大器使用改进的"米勒"补偿技术,在不增加电流的条件下实现了更大带宽,进一步降低了静态功耗;采用1.75 Gbps串行数据发送器,数据输出接口减少到2个。该ADC电路采用0.18μm 1P5M 1.8 V CMOS工艺实现,测试结果表明,该ADC电路在全速采样条件下对于10.1 MHz的输入信号得到的SNR为72.5 d BFS,SFDR为83.1 d B,功耗为241 m W,面积为1.3 mm×4 mm。

一种新颖的UART自适应波特率发生器的设计

实现了一种应用于UART中的自适应波特率发生器的设计。设计通过使用计数器和边沿检测器对串行线路上的一个低电平周期进行精确计数,然后经过一系列比较迭代,最终得出串行线路数据波特率。利用Quartus软件工具完成电路物理设计、仿真及综合,结果表明电路能正确地探测出串行数据波特率。最后将电路实现于CycloneII系列FPGA上。运用该电路可以简化UART接收器部分设计。

无回溯并行多路径搜索测试向量生成算法

无回溯并行多路径搜索算法(NBMP)在生成测试向量过程中生成基于原始输入端奇异立方和与原始输出端关联的传输立方,并利用生成的奇异立方和传输立方生成测试向量。算法在实现过程采用无须回溯和多路径探索策略。通过分析和实验结果证明算法时间复杂度近似为线性。算法对ISCAS85基准电路中规模最大的8个电路进行实验,将实验结果与传统算法进行比较,结果表明NBMP算法故障覆盖率优于传统算法。

一种使用纠错技术的8B/10B编码器设计

针对目前高速通信中对高速率和低误码率的要求,本文设计并实现了一种具有纠错功能的8B/10B新型算法结构,输入数据先经过(7,4)BCH编码电路进行编码后再送入8B/10B编码器中进行编码,8B/10B编码电路采用数据码组和特殊码组并行编码结构实现。编码器通过Cadence的NCVerilog进行功能验证,完成电路仿真与实现。仿真结果表明,该电路可以正确实现8B/10B编码并具有纠正一位错码的能力。通过Synopsys的Design Compiler工具在SMIC 65nm工艺下进行综合,该编码器可达到在1GHz工作频率下占用逻辑资源面积为344μm2,具有运行速度快、占用逻辑资源小、误码率低的特点。

内嵌14位DAC的高速直接数字频率合成器的设计

利用CORD IC算法实现相位幅度的转换;嵌入双路归零编码方式输出、电流源控制开关、14位DAC,成功设计了一种高速直接数字频率合成器。经0.18μm 6M2P CMOS工艺流片,芯片面积为4.19 mm×3.17 mm,在1 GHz的工作频率下,输出信号在98.6 MHz处,SFDR为68.39 dB。

面向多传感器模块接入的低功耗无线传感器节点

设计了一种面向多传感器模块接入的低功耗无线传感器节点。该节点基于超低功耗Zigbee单片机MC13224V设计,由射频模块、配置电路和电源系统等组成。根据无线通信系统的特点设计了系统的软硬件,详细阐述了硬件设计、软件设计及性能测试方法。测试结果证明:在3V电源供电条件下,休眠时电流小于11μA,实现了低功耗设计的目的。

一种FPGA验证与测试方法介绍

文章重点介绍了一种FPGA验证与测试的方法。该测试方法的优点是不依赖于芯片设计与测试机台,低成本、开发周期短。基于PC、ATE与自制转换软件,对FPGA验证与测试开发技术进行研究。PC主要完成bin文件的生成,自制转换软件主要将bin文件转换为机器可识别的atp文件。ATE导入配置文件、完成信号输入与输出验证。基于该理论对Xilinx公司的XCV1000进行了实验,实验表明该方法可行并能快速实现测试开发与芯片验证,且具有很好的通用性,可用于其他FPGA芯片的测试、研究与验证,还可以应用于不同的ATE机台。

基于三模冗余结构的自刷新寄存器设计

设计了一种带自刷新功能的寄存器,该寄存器采用两级数据锁存结构,在第二级锁存结构中设计了一个选择电路。该选择电路采用三选二机制,用于三模冗余结构中取代常用寄存器,选择数据来自三模冗余结构的三路输出。有两路值相同,输出结果为该值,用于修正寄存器的输出值。在0.13μm工艺条件下用此结构设计的寄存器,面积为32.4μm×8.4μm,动态功耗0.072μW·MHz-1,建立时间0.1 ns,保持时间0.08 ns。该结构用于三模冗余结构中,可有效防止单粒子翻转效应(Single Event Upset,SEU)的发生。测试结果表明采用该结构的寄存器组成的存储单元三模冗余加固结构,在时钟频率1 GHz时,单粒子翻转错误率小于10-5。

基于ZigBee和以太网的远程环境监测系统

文章设计了一款基于ZigBee和以太网的远程环境监测系统,它结合了ZigBee技术和以太网技术,充分利用了ZigBee技术在数据采集方面的优势和以太网在长距离传输的优势。因此,它也解决了仅使用ZigBee技术存在的不能将数据传输到遥远的监控中心的问题,同时也解决了完全使用以太网技术而带来的布线麻烦的问题。测试结果表明,本系统工作良好,能够满足正常的传感器数据采集需要。