HEVC运动估计快速算法优化及硬件实现

高效视频编码(HEVC)是当下应用最广泛的视频编码标准,拥有相比于其前身H.264更高的编码性能,但也具有更高的运算复杂度。运动估计作为一种重要的帧间预测模式,是整个视频编码计算量最大的部分之一。本文提出基于下采样思想的运动估计搜索思路,分别针对整像素运动估计特点和分像素运动估计特点,采用了两种不同的搜索方案。对于整像素运动估计来说,根据预测单元深度信息和编码单元的划分信息进行分类,使大的宏块和小的宏块尽可能复用同一个计算单元,采用先粗选后细选的方式,既缩短了搜索时长又保证搜索准确度。对于分像素运动估计,采用最中心的子块进行分像素插值,使计算绝对变换差和(SATD,Sum of Absolute Transform Difference)电路的利用率得到最大化。实验证明,本文提出的运动估计算法模型只增加1.56%的BD-rate,同时能有效降低硬件实现的难度、计算复杂度与硬件的开支。

采用Wallace树优化的分像素运动估计插值滤波算法

提出一种基于Wallace树优化的HEVC/H.265分像素插值滤波算法的实现方案.模块采用按行流水插值架构,通过Wallace树压缩器对插值过程中的各项进行压缩,仅在最终输出结果时使用加法器.该算法不仅减少了硬件面积,而且提高了模块可工作的最高频率.将所提算法在硬件上进行验证,硬件设计以Verilog HDL语言描述,以8 px×8 px大小PU为最小插值单元,使用Modelsim进行功能仿真验证,在Synopsys Design Compiler中以SAED(Synopsys Armenia education department)32 nm标准单元库进行综合,模块可达到的最高工作频率为636.9 MHz,逻辑门数为32960,吞吐率为11.3 px/时钟周期.

HEVC运动估计插值电路硬件设计和实现

由视频编码联合组提出的新一代多媒体视频编码标准HEVC/H.265,相比之前的AVC/H.264视频标准,在同样的视频质量情况下,视频流的码率减少一半,但运算复杂度提高了2～3倍。HEVC的帧间预测运动估计部分复杂度很高,用软件实现难以满足实时性的要求,适合于用硬件平台实现。针对运动估计插值部分,提出了一种由可配置的水平滤波器和多路输出的竖直滤波器构成的插值电路架构,该电路便于硬件实现且硬件资源利用率和吞吐率比现有文献都高。该架构用Quartus II综合在Altera的StratixⅤ系列芯片上,该硬件架构最大工作频率可以达到420.71MHz,可支持4K视频的实时传输。