高速并行内插倍数可变的成形滤波器设计

提出了一种适合数字通信的码速率和内插倍数可变的并行结构数字基带成形滤波器的设计方法,使用MATLAB,软件进行了仿真和系数生成,并在以FPGA为核心的硬件平台上完成了实现和验证。在QuartusII软件中使用其内部嵌入式逻辑分析仪观察了不同符号速率成形后的符号波形,波形平滑均满足设计要求。采用这种方法实现的成形滤波器具有很强的灵活性,符合数字通信软件无线电的趋势。

基于PLL重配置技术的正交调制器设计

为了在同一硬件平台上实现多种符号速率和多种通信体制,基于FPGA内部PLL可重配置技术和DDS专用芯片,提出了一种在不同通信体制下实现调制符号率逐比特可变的正交调制器设计方法,并在以EP4SE230为核心的处理平台上进行了硬件实现。通过改变调制器参数并采用矢量信号分析仪对调制信号进行测量,结果显示正交调制器信号的幅频特性和EVM均满足系统要求。采用这种方法实现的调制器具有很强的灵活性,符合数字通信软件无线电的趋势。