基于MRV原理的锁相环抖动BIST电路优化与实现

为解决传统基于游标原理锁相环片上抖动测量电路的问题,提出了一种基于多精度游标(MRV)原理的锁相环抖动内建自测试技术.该原理不仅能够大幅降低测量电路面积,同时能够有效保证测量精度,减少锁相环(PVT)的影响.将MRV原理运用在游标延时链(VDL)和游标振荡器(VRO)2种典型技术上.在VDL方案中,由单级延时链改进为两级延时链,分别采用粗细2种不同分辨率的延时单元;在VRO方案中,根据待测信号的范围,通过改变振荡器的控制信号,测量电路动态选择相应的分辨率.在TSMC 130 nm工艺下,分别对2种改进方案进行电路实现,并从分辨率、面积、测量范围、测量误差等方面进行对比分析.

低功耗时钟树的结构分析和缓冲器优化

低功耗芯片设计的关键之一是低功耗时钟树设计。本文首先讲解了"时钟树消耗"概念作为评估低功耗时钟树水平的指标,然后提出了三种低功耗时钟树结构分析方法,分别是:基于子时钟树的"平衡缓冲器消耗"检查,时钟再汇聚路径检查和时钟单元连接检查。通过这些方法,可以找到时钟树中的低效结构,改进时钟树功耗。最后,文章介绍了一种时钟树的直接优化方法,通过查找和删除冗余时钟缓冲器,改善时钟树效率、降低时钟树消耗。

低功耗时钟树设计的结构分析和优化

现在芯片设计的低功耗要求越来越高,由于时钟树通常占据芯片30-40%的门电路功耗,所以低功耗时钟树设计在低功耗芯片设计中非常重要。本文首先提出"时钟树花费"概念作为评估低功耗时钟树的指标,并指出减小"时钟树花费"的关键是减少时钟树上的"平衡缓冲器",然后提出三种时钟结构分析方法,它们分别是时钟叶节点深度分布检查、冗余扫描时钟选择器检查和基于时钟路径的"平衡缓冲器花费"检查。运用这三种方法,找到时钟树设计的低效能点,然后通过更改时钟设计或者更新时钟树设计规范的方法来减小"时钟树花费",降低时钟树功耗。