面向MPSoC性能评估的高速缓存建模技术

分析现有的面向MPSoC性能评估的高速缓存建模技术的缺点,提出用于本机模拟的静态分析和动态标注相结合的缓存建模技术.该技术采用GCC剖析,避免了命中判断时标签比较,扩展了缓存更新的粒度.建立准确的指令和各类型变量在目标平台的地址映射表,提高了仿真速度和评估的准确性.该技术支持对多级缓存的建模,扩展了对多处理器平台的支持.实验结果表明,该技术的评估速度和准确性均优于现有技术.

面向非写分配高速缓存的一致性协议及实现

针对现有的高速缓存一致性协议应用在基于写回、非写分配缓存的多核处理器的缺点,提出一种新颖的基于写干涉的一致性协议,并加以硬件实现.采用写干涉协议,在处理器产生写缺失操作时,可以把数据直接写到系统中其他处理器有效的该高速缓存行中;支持"脏数据"的延迟回写和缓存间的数据拷贝;且系统中只要存在有效的被请求的缓存行就可以提供数据,避免不必要的共享存储器访问.实验结果表明,该文提出的写干涉协议与MOESI协议相比,显著减少了对共享存储器的访问,提高了整个系统性能,同时大幅降了低动态功耗.

多种哈希算法的可重构硬件架构设计

针对现有的哈希算法硬件架构仅实现少量几种算法的问题,设计了一种可实现SM3,MD5,SHA-1以及SHA-2系列共7种哈希算法的可重构IP,以满足同一系统对安全性可选择的需求。通过分析各哈希算法及其运算逻辑的相似性,该设计最大化地重用加法器和寄存器,极大地减少了总的实现面积。此外,该设计灵活可配,可以对内存直接存取。以Altera的Stratix II为FPGA目标器件,其最高频率可达100 MHz,总面积较现有设计减少26.7%以上,且各算法单位面积吞吐率均优于现有设计。

基于整数线性规划的MPSoC通信优化策略

针对多处理器片上系统(Multiprocessor System-on-chip,MPSoC)的通信优化技术——通信流水线和消息聚合,其过度使用可能会导致系统同步开销上升从而带来整体系统性能降低的问题,提出了基于整数线性规划(Integer Linear Programming,ILP)的优化策略.该策略以综合优化系统通信和同步开销为目标,通过对通信流水线技术和消息聚合技术的合理规划,使系统性能达到最优.实验结果表明,基于ILP的通信优化策略能够充分发挥通信优化技术的优点,使系统性能显著提升.

低功耗可配置的USB3.0设备控制器IP核设计

为实现USB 3.0设备的单芯片应用,提出一种可配置的USB 3.0设备控制器架构和面向SoC集成的IP核设计方法。通过宏定义和寄存器IP配置,使得USB 3.0设备控制器支持系统总线、物理层接口、端点属性、缓冲以及低功耗策略可配,提高IP重用性。采用门控时钟技术对非工作状态逻辑进行时钟屏蔽以降低动态功耗,利用门控电源技术断开USB控制器电源,从而最大限度地降低挂起模式下的静态功耗。实验结果表明,使用门控时钟、门控电源技术后,USB 3.0设备控制器在U0状态下的动态功耗减少50%、在休眠模式下的总功耗比U3状态减少95.5%。

高效可配的对称密钥算法硬件架构设计

针对密码算法用户对于多种对称密钥算法高效可配的使用需求,设计一种新的对称密钥算法硬件架构。根据各密钥算法的特点,分析其运算逻辑并进行拆分,使用基础运算单元可重构方法将各算法实现在同一运算核心模块上,在保证电路时序的情况下,节约电路的整体面积,提高电路的单位面积吞吐率。该架构具有较好的扩展性,便于新对称密钥算法的进一步重构实现。仿真结果表明,该架构在实现同类算法时,电路面积和单位面积吞吐率均优于状态阵列重构、S盒查找表优化等架构,在实现多种算法时,其面积增加也较少。

素数域椭圆曲线密码加速器的VLSI实现

分析了素数域椭圆曲线密码(ECC)算法的软件效率,针对软件效率较低的问题,对密码系统进行软硬件划分,提出了一种适用于椭圆曲线密码SoC的硬件加速器设计,并设计了密码SoC的结构。硬件加速器实现了素数域的点乘和素数检测,以少量的面积为代价提升了系统性能。密码芯片实现了SM2商用密码标准规定的6种算法。加速器基于HJTC 0.11μm eFlash单元库,面积约为0.6 mm^2。在50 MHz的频率下,192 bit非固定点乘运算性能为167次/s,256 bit非固定点乘运算性能为94次/s。实验结果表明,该加速器的单位面积性能高于其他同类设计。

H.264/AVC子像素插值的高性能流水线设计及实现

针对在H.264/AVC视频解码系统中子像素插值过程复杂度高的问题,提出一种子像素插值的2层流水线设计方法.第1层流水机制是当8×8分割块内部4个4×4块具有相同的运动信息时,基于4×4分割块参考像素读取和插值运算的两级流水,实现了不同4×4块插值过程的并行操作.第2层流水机制利用插值运算算法中1/2像素值之间的无依赖性以及水平和垂直插值运算过程的对称性,加速了各子像素位置处的像素插值运算过程.核心插值运算单元包括13个6阶滤波器、4个双线性插值滤波器和4个色度插值滤波器.插值运算过程的并行流水机制至少缩减了75%的插值运算时间.实验结果表明,与其他同领域工作相比,该架构设计的硬件开销较小,外部存储器访问量降低了47%,子像素插值性能提高了30%.

多处理器片上系统的线程迁移方法

针对如何在细粒度多线程系统中减少线程同步及通信开销以提高处理器利用率,提出了一种可用于多处理器片上系统的线程迁移策略,并将其应用于代码自动生成工具中。该线程迁移策略能够合理地选择线程迁移时机,减少线程过度迁移导致的性能损失。在此基础上,提出了相应的线程划分方法。实验结果表明,该策略和方法能有效提高处理器利用率,为改善系统性能提供切实有效的技术方法。