应用海明码和内置自测试技术设计片上网络组件

提出一种针对片上网络(network on chip,NoC)通信中能够处理软错误和路由器硬件故障的资源网络接口和路由器结构.在资源网接口中增加编码电路以产生校验位,增加解码电路以纠正一位软错误.在标准路由器中添加内置自测试电路,并在路由计算模块中增加状态标志寄存器,标志其相邻路由器有无故障.若所传输数据到达的下一跳路由器无故障,则从规定的端口转发数据:否则从其他端口转发数据,从而达到避免路由器硬件故障的目的.与其他NoC组件相比,该设计可靠性高,资源网络接口硬件开销低,并可重用标准路由器的部分设计.该设计通过了功能仿真,具有较小的硬件开销.

基于FPGA的NoC中容错路由器设计与仿真

片上网络(NoC)作为复杂片上系统的有效解决方案,已经成为研究的热点.片上网络的性能很大程度取决于构建网络的路由器结构.由于路由器内部结构存在不稳定性,提出了一种基于容错的路由器硬件结构设计.本方案通过在路由器内部添加旁路,并采用可重构的动态XY-YX路由算法,从而达到保证NoC有效通信的目的.采用Verilog语言在QuartusⅡ环境下完成了所有模块设计,不仅进行了充分的仿真验证及面积综合,还使用Altera的FPGA实现了该设计,实验结果表明该设计能够很好地满足片内通信的需要,最后通过时延上的比较,表明通过硬件设计实现的容错路由器性能更好.

一种更可靠的资源网络接口结构

提出一种可以处理软错误的资源网络接口结构.在资源网接口中增加编码电路以产生校验位和解码电路以纠正一位软错误.与其他NoC的资源网络接口设计相比,具有可靠性高、硬件开销低等特点.实验结果显示,设计通过了功能仿真,具有较小的硬件开销.