基于CORDIC算法的参数可调信号源设计

直接频率合成技术(DDS)是无线通信中的关键技术,因应用场合及技术指标不同,DDS中的正弦波形产生模块有多种实现方法,本设计采用CORDIC算法计算波形数据,并通过预处理实现全部相位波形数据的即时计算,不占用存储资源,且可通过改变迭代次数来调节精度。所设计的DDS精度、频率、相位可调,在Altera Cyclone2中实现时,时钟频率可达172 MHz,占用1 171 LUTs。

免缩放因子CORDIC算法改进及FPGA实现

本设计对免缩放因子CORDIC算法进一步改进,改进包括进一步减少迭代次数和减少双步CORDIC算法中区间折叠模块输出调整方式。将改进后的算法与免缩放因子单步算法和免缩放因子双步算法相结合,给出一种正余弦波形产生的架构。用Verilog编写RTL级实现改进后的架构代码,仿真输出与Matlab数据对比,其中正余弦误差都集中在2%以下。在Altera EP2C70F89C6芯片上做FPGA验证,时钟频率可达1000MHz。

面向超高清应用的并行解码处理器设计

本设计在对称多处理器架构的工作站上对面向超高清HEVC(High Efficiency Video Coding,高效视频编码)应用的并行解码处理器进行研究。设计了一种负载稳定且扩展能力强的并行解码器系统架构,在对解码过程的计算复杂度进行统计的基础上,将任务划分到各个模块分别执行,并通过OOP(Object-oriented programming,面向对象的程序设计思想)进行实现。然后采用视频编码联合组官方测试标准对并行解码处理器进行性能测试,证实其在超高清应用解码中所具有的实时性能。

基于HEVC的CABAC硬件解码器设计

首先分析了高效视频编码(High Efficiency Video Coding,HEVC)编码标准,对HEVC的新特性进行总结,并给出HEVC解码器整体架构。其次提出基于熵解码部分优化的硬件解码器架构,并进行仿真验证。最终通过与HM12.0软件评测结果的对比,证明所设计的上下文自适应二进制算数编码(Context Adaptive Binary Arithmatic Coding,CABAC)硬件解码器性能能够满足解码要求。

基于parallella多核处理器的去块滤波并行处理

HEVC作为新一代视频编码标准,相比于H.264/AVC,它的编码效率得到显著提升,但这也大大增加计算复杂度,降低了解码速度。然而在HEVC复杂的解码过程中,去块滤波(DBF)是重要的组成部分。通过分析,我们将在H.264/AVC提出的三步并行结构(TPF)的第三步用一个定向非循环图代替后同样适用于HEVC的去块滤波。实验表明,这种方法显著提高了HEVC解码过程中去块滤波的计算速度。