低延时的浮点正弦余弦函数硬件实现算法

针对正弦余弦函数硬件实现中坐标旋转数字计算机(CORDIC)算法难以满足低延时、高精度的不足之处,提出了一种单精度浮点数的正弦余弦函数硬件实现算法。该算法基于正弦余弦函数的数学性质把浮点数输入指数的范围分为[-126,-16]、[-15,21]和[22,126]3个不同区域,并分别采用泰勒0阶近似法、泰勒1阶近似法和直接计算3种计算方法;对其中的泰勒1阶近似法进行了定点化、诱导函数化简、预计算输出指数等多种优化来减少算法的计算量,增加并行度。给出了优化后的泰勒1阶近似法的4级流水线硬件实现。通过遍历测试,该算法的计算精度与C语言math库单精度正弦余弦函数的计算精度最多仅相差1个误差单位(ulp)。在UMC55nm的工艺下电路可达250 MHz的时钟频率,完成一次运算仅需4个时钟周期,具有低延时的特点。

一种高效率可重构的CPU验证平台

现有的CPU验证平台大多基于指令码匹配技术搭建,这种方式开发周期长、调试难度高。在CPU芯片的设计中,高效和完备的功能验证已成为CPU可靠性的重要依据。针对某32位CPU芯片的验证需求,提出了一种高效率可重构的CPU验证平台,并完成了该验证平台的设计与实现。该验证平台充分利用SystemVerilog的字符串匹配技术,集成了验证用例生成组件、参考模型组件、监控组件和结果比较组件,使用脚本语言自动化完成批量验证。相比现有的CPU验证平台,该平台开发及调试周期短,模块化的结构易于重复使用和移植。目前该平台已完成代码覆盖率收集,成功验证了自主设计的CPU功能正确性。