一种用于10Gb/s Serdes的40nm CMOS锁相环

提出了一种应用于10Gb/s高速串并接口电路(Serdes)的高性能锁相环。采用正交压控振荡器(QVCO)实现4路等相位间隔的5GHz时钟,输出采用2分频单转差缓冲器,实现可忽略相差的8路等相位间隔的2.5GHz时钟。电荷泵中采用负反馈技术,以提高电流匹配性能。在SMIC 40nm工艺下完成设计,在1.1V的供电电压下,锁相环的总电流为7.6mA,输出5GHz时钟在10kHz^100 MHz积分范围内的均方根抖动约为107fs,芯片尺寸仅为780μm×410μm。

一种低抖动低杂散的亚采样锁相环

设计了一个5.156 25GHz低抖动、低杂散的亚采样锁相环,使用正交压控振荡器产生4路等相位间隔时钟。分析了电荷泵的杂散理论,使用差分缓冲器和互补开关对实现了低杂散。使用Dummy采样器和隔断缓冲器,进一步减小了压控振荡器对杂散的恶化。该亚采样锁相环在40nm CMOS工艺下实现,在1.1 V的供电电压下,功耗为7.55 mW;在156.25 MHz频偏处,杂散为-81.66dBc;亚采样锁相环输出时钟的相位噪声在10kHz^100 MHz区间内积分,得到均方根抖动为0.26ps。