高速接口电路发送器的设计

针对高性能模数/数模转换器与FPGA之间的高速数据传输问题,采用数模混合方式设计了高速接口电路发送器,并串转换电路实现并行数据的串化,CML驱动电路以差分形式将串化后的数据进行传输,自适应阻抗匹配电路解决高频信号在传输线上的衰减问题。论文采用SMIC 0.18μm工艺进行电路设计,满足数据高传输速率要求,完成并行数据到串行数据的转换与驱动及传输线特征阻抗匹配,实现高速接口发送器电路的设计。通过仿真验证表明,电路实现10:1并串转换,串行数据的位速率为3.125Gbps,CML驱动电路实现了差分输出,信号输出摆幅500mV,自适应阻抗匹配电路实现了50.05Ω阻抗匹配,偏差为0.1%。

高速接口JESD204B的灵敏放大器设计

采用UMC 28 nm CMOS工艺,在低电源电压下设计实现了一种高速、低失调的灵敏放大器。在传统差分放大器、AB类锁存器等电路的基础上进行改进,提出了一种新型结构的灵敏放大器。利用Cadence软件进行电路设计和功能仿真。仿真结果表明,所设计的电路在1.05 V的低电源电压、5/10 GHz时钟下,其失调电压分别为0.2 mV/0.8 mV,传输延迟分别为50 ps/42 ps,功耗分别为0.37 mW/0.44 mW。因此,所设计的灵敏放大器适用于高速接口JESD204B模数转换模块。