面向高速PAM4有线收发机的自适应和低复杂度最大似然序列检测器

高速串行收发机是中央处理器、网卡和交换机等高性能芯片的关键部件.判决反馈均衡器(decision feedback equalization,DFE)是高速串行收发机的主要判决电路.针对传统DFE在高码间干扰(intersymbol interference,ISI)信道下的高误码率制约串行收发机速率提升的问题,提出一种面向4电平调制(4 pulse amplitude modulation,PAM4)串行收发机的自适应、低复杂度的减状态序列检测器(adaptive reduced-state sequence detector,ARSSD).ARSSD基于最大似然序列检测结构降低检测误码率;结合Viterbi算法和分区算法降低运算复杂度;采用基于迫零算法的ISI参数获取方式实现检测器参数的自适应更新.所提结构最终完成了行为仿真、电路设计以及系统验证.基于模拟前端芯片和现场可编程门阵列电路的实验结果表明,与传统DFE相比,当12~64 Gbps PAM4信号经过−8~−18 dB@16 GHz衰减信道时,32×4路并行ARSSD检测误码率降低2个数量级,与行为仿真结果一致.

Chiplet技术发展与挑战

随着半导体工艺尺寸逐渐逼近物理极限,芯片的功耗、性能和面积随工艺制程进步而带来的提升越来越小,半导体技术进入“后摩尔时代”。为进一步满足机器学习与人工智能等信息通信行业快速发展带来的高带宽通信需求,基于先进的互连和封装技术的Chiplet技术步入了我们的视野。Chiplet技术将原来的复杂多功能SoC芯片拆成多个小面积、低成本、不同工艺节点的小芯片,再进行重新组装,因其良率高、成本低、集成度高、性能强大、灵活性好、上市时间快等优点受到学术界和产业界的高度关注。本文对Chiplet的技术特征、优势、发展历史以及具体应用进行了梳理和阐述,同时详细介绍了Chiplet的关键核心技术尤其是Chiplet D2D互连技术,最后叙述了Chiplet现存的技术问题与挑战,并给出了未来发展建议。

WSN中的分布式压缩感知

为了解决传统的压缩感知算法在无线传感器网络中实现的难题,首先研究了用定时器控制ADC进行随机压缩采样的压缩感知技术,实验表明,该方法有效可行。在此基础上提出了基于无线传感器网络的分布式压缩感知算法。该算法通过对随机压缩采样序列的拆分实现分布式压缩采样,最后利用合并后的采样值和CoSaMP算法完成对信号的重构。仿真和实验表明,该方法能够在星型网络拓扑中实现以1/10的标准采样频率下实现信号的重构。

基于傅里叶基的自适应压缩感知重构算法

在压缩感知中,为了提高含噪信号的重构精度,提出了基于傅里叶基的稀疏度自适应匹配追踪算法.该算法在重构过程中采用相关系数作为匹配准则的基础上,创新性地利用傅里叶变换的共轭对称性,进一步严格控制索引值加入支撑集的过程;同时利用余量能量和余量能量变化率双门限作为停止迭代的依据;最后将估计的傅里叶域中的信号逆变换得到时域的重构信号.仿真实验表明,在同等噪声污染的情况下,该算法与同类算法相比有较高的重构精度.

基于WSN的多声源目标定位算法

目标定位技术是无线传感器网络应用研究的一个重要领域,如何在传感器节点随机分布下,利用无源探测技术,对同时进入探测区域的多个目标进行实时的精确定位是目标定位的一个难点。基于声源能量衰减模型在最大似然算法的基础上,利用高斯—牛顿迭代算法解决了这个问题。通过对多个声源目标的仿真试验,结果表明,该算法实现了对多目标的精确定位,具有一定的实用价值。

基于WSN的战场声目标多特征联合智能分类识别

利用WSN对战场声目标进行分类识别。由于战场上目标的声音信号构成非常复杂,采用单一特征很难全面反映其特点,提取多种特征来构成联合特征向量显得非常重要。然而简单的多特征联合识别,给识别带来维数灾难。首先对滤波后的信号进行功率谱特征提取,再利用KPCA进行降维处理,将处理后的特征向量与最优小波包能量提取的特征向量组合,最后利用支持向量机完成对战场五类声目标的识别。仿真实验表明,采用这种方法能有效地提高分类识别的准确度。

面向112 Gbps PAM4串行接收机的低误码协同自适应均衡器

高速串行接口是高性能计算机和数据中心芯片之间互连的核心关键IP。随着业界单通道速率由56 Gbps向112 Gbps发展,高速串行接口的误码率急剧增加,严重影响互连性能和系统稳定性。针对112 Gbps PAM4接收机误码率高的难题,首次采取一种协同自适应均衡器构架,提出了面向3种均衡器的自适应协同均衡算法,能在高插入损耗条件下取得较低误码率;提出了基于判决反馈均衡器的盲自适应均衡算法,能缩短链路训练时间,减少硬件开销。采用12 nm CMOS工艺完成了基于协同自适应均衡器的接收机设计。仿真结果表明,针对经过36.5 dB信道的去加重112 Gbps PAM4信号,采取协同自适应均衡器的接收机误码率小于1e^(-12),收敛周期约400 ns,功耗增幅仅约2.3%。

WSNs中的分簇式压缩感知

提出了基于无线传感器网络的分簇式压缩感知算法。首先研究了随机压缩采样技术在硬件资源受限的无线传感器网络节点中的技术解决方案。在此基础上提出了在簇头中生成随机采样序列并分发给簇成员,然后在簇成员中进行低速随机采样,最后在簇头中进行信号重构的分簇式压缩感知算法。声音信号的压缩感知实验表明,压缩感知技术能够在硬件资源受限的节点中实现,且提出的分簇式压缩感知算法在没有信息丢失的压缩采样下大大降低了通信能耗。

压缩感知在无线传感器网络数据采集中的应用

提出了一种无线传感器网络中基于压缩感知的数据采集方法。通过分析信号压缩观测过程,提出了适合在硬件资源有限的传感器节点中实现的循环稀疏伯努利观测矩阵CSBM(Cyclic-Sparse-Bernoulli Measurement),该矩阵使用循环稀疏矩阵与伪随机伯努利序列,采用结构化的方法构造,具有非零元素少、良好的伪随机性、硬件易于实现等优点。仿真实验表明,与其他类型的观测矩阵相比,CSBM矩阵在一定信号重构精度前提下具有更低的压缩采样比CSR(Compress Sampling Rate)。在无线传感器网络数据采集应用中,感知节点可以通过压缩观测得到更少的观测数据,能够大大减少网络通信数据量。

基于CC2530的声音信号压缩感知硬件实现方法

提出了一种利用CC2530对声音信号进行压缩感知的方法。根据声音信号在频域的稀疏特性,结合压缩感知相关理论,在硬件平台上完成了模拟信号的随机稀疏采样;对采集信号的处理过程做了合理优化,进一步降低了传感器节点的通信及计算需求。利用正交匹配追踪算法对原始信号进行重构,取得了较好的重构效果。实验结果表明,在CC2530的硬件条件下,用这种压缩感知的方法能够将传统的采样频率降低至1/5。

基于改进傅里叶基的压缩感知频谱测量

提出一种由对称频点原子构成的改进傅里叶稀疏基,通过共轭原子与观测向量的相关累加,提高压缩感知在频谱重构中的抗噪性能,减少重构算法的计算量。在研究多频带信号频谱检测的基础上,提出频域子带表示字典,阐明字典原子间满足正交性并通过计算验证字典与观测矩阵的不相干性。实验结果表明,在多频带信号频谱测量的抗噪性能与检测性能上,基于频谱子带字典的压缩频谱感知方法优于传统的小波边缘检测方法。

基于仲裁器PUF的SRAM FPGA防克隆技术设计与实现

为保护电子设备中使用的静态随机存储器(SRAM)型现场可编程门阵列(FPGA)内部电路设计不被窃取,设计了用于SRAM FPGA的防克隆电路。该电路利用FPGA制造过程中的随机误差,提取每块芯片独一无二的ID。在此ID的控制下,被保护电路只能在指定的FPGA中正常运行,而在未指定的FPGA中运行时,无法产生正确的输出,从而达到防克隆目的。防克隆电路由使用仲裁器的物理不可克隆函数(PUF)、多数表决器、运算门阵列等三部分构成,其中仲裁器PUF电路用于提取ID,多数表决器起到提高输出稳定性的作用。最后在FPGA开发平台上证明了该电路的可行性。

基于WSNs的压缩频谱感知稀疏基设计

研究了现有利用无线传感器网络(WSNs)进行区域压缩频谱感知的算法,针对其运算量大,准确性有限的问题,设计了以子带基作为稀疏基进行压缩感知(CS)的算法;证明了子带基作为稀疏基的正交性和完备性;同时计算表明子带基满足重构的约束等距条件。仿真结果显示:以子带基进行重构可以准确给出频谱的占用位置和幅值,比传统的边缘检测算法提高了压缩频谱感知的准确性和鲁棒性,同时具有更高的压缩比,运算量小,适于在WSNs中实施。

基于DB-PAM4的高速SerDes自适应均衡器设计

PAM4编码作为如今高速串口的主流编码方式,其均衡存在多种方式,但是传统的均衡方式所需均衡强度大,抽头数量多,算法自适应调节复杂。基于此,提出了一种基于背板信道的联合自适应均衡算法——Co-LMS算法,旨在降低均衡强度的同时,减少抽头数量,提高算法的收敛速度。算法对原始PAM4信号进行预编码处理,各种均衡器结合信道特性在接收端生成DB-PAM4信号。该算法在MATLAB中进行了行为级仿真验证。结果表明,在112 Gb/s的数据传输速率下,信道衰减达到-35 dB,16抽头的FFE和1抽头的DFE就能完成均衡处理,且能在28 ns内达到稳定,相较于传统的均衡器算法抽头数量大大减少,收敛更快。

采用负电容结构的新型CTLE均衡器设计

随着数据传输的速率不断提高,信道对数据的损耗愈发严重,采用传统的连续时间线性均衡器(CTLE)对信号的均衡补偿已无法抵消信道对信号的严重衰减。为了更好地补偿衰减,对传统的CTLE均衡器做了进一步的改进,提出了基于负电容的新型CTLE。在传统的CTLE基础上,使用两个交叉耦合的MOS管构成负电容,将其叠加在传统一级CTLE的输出端,形成二级结构,可以增加高频增益和实现更大的带宽,以便更好地补偿信道的衰减。仿真结果显示,在25 Gibit/s的数据传输速率下,负电容结构的均衡器具有良好的补偿能力,经过均衡后,眼图的水平张开度达到了0.9个码元间隔(UI)以上,采用负电容结构的新型CTLE,对于提升整体传输数据速率具有重要意义。

适用于4通道100 Gbps SerDes的两级架构正交12.5 GHz低功耗低抖动时钟发生器

为了缓解多通道SerDes中高频时钟信号在长距离传输中引入的噪声过大和功耗过高的问题,设计了一种应用于多通道的低功耗低抖动两级锁相环结构;同时为了进一步降低噪声性能,在第2级锁相环中设计了一种采样鉴相器。该设计将第1级LC振荡器锁相环产生的低频时钟信号(3.125 GHz)传输到各通道收发机后,将该信号作为第2级参考信号,再采用小面积的环形振荡器锁相环产生正交的高频时钟(12.5 GHz),这种结构降低了高频时钟在片上长距离传输的距离,提高了收发机的时钟质量;此外该技术避免了使用高频缓冲器,降低了功耗。其中第2级锁相环通过无分频鉴相技术提高了第2级环振锁相环的噪声性能。该时钟发生器电路整体功耗为100 mW,第1级锁相环相位噪声拟合后为-115 dBc/Hz,第2级环形振荡器电路在1 MHz处相位噪声为-79 dBc/Hz,锁相环电路产生的时钟信号整体抖动为2.7 ps。正交时钟偏差在300 fs以内。相比传统时钟发生器,该设计性能有较大提高,功耗有明显降低,适合应用于100 Gbps SerDes中。

基于28 nm工艺的斜率检测自适应连续时间线性均衡器设计

为解决传统零极点固定的连续时间线性均衡器(CTLE)只能针对特定信道均衡的问题,在TSMC 28 nm CMOS工艺下,设计了一个可工作在28 Gbps数据速率下的自适应CTLE均衡器。该CTLE通过斜率检测技术来比较均衡输出信号与理想信号的斜率,从而生成控制信号去自动调节CTLE的零极点位置,以便适应不同的信道,进而达到自适应均衡的目的。仿真结果表明,在28 Gbps的数据速率下更换不同损耗的信道,该自适应CTLE均能起到显著的均衡效果,均衡补偿范围可达1~14 dB。经过自适应均衡后眼图的水平张开度均达到了0.9个码元间隔(UI)以上。

一种快速锁定低抖动的时钟数据恢复电路

设计了一款应用于光通信28 Gb/s非归零码高速串行接收机的快速锁定、低抖动时钟数据恢复电路。为了解决时钟抖动性能和锁定时间难以兼顾的问题,在比例-积分通路分离的电路结构中,提出了锁定检测判别技术,实现了比例通路增益的可调节,使得环路能够在低抖动的情况下快速锁定。通过Cadence Spectre进行仿真,当环路中使用锁定检测判别技术时,锁定时间为400 ns,抖动峰峰值为2.5 ps。相较于未使用该技术的环路,锁定时间缩短了33%,抖动降低了40%。

应用于高速串行接口的低噪声时钟发生器

设计了一种应用于28 Gbit/s高速串行接口的低噪声时钟发生器,包括全差分电荷泵、差分环路滤波器、差分压控振荡器。为了降低相位噪声,采用全差分结构来降低共模噪声和电流失配。为了进一步降低小数分频器引入的噪声,提出一种基于计数器的分频器。为了保证时钟发生器在各种工艺和温度偏差下均能自动锁定,设计了自适应调谐电容电路。采用65 nm CMOS工艺进行设计,芯片面积为0.36 mm^2,整体功耗为36 mW。后仿真结果表明,该时钟发生器在14 GHz锁定后的相位噪声是-113 dBc@1 MHz,压控振荡器的调谐范围是12.8~15.0 GHz,自动锁定电路能在全调谐范围内对电路进行自动调整和锁定。

面向片上互连的低功耗CNRZ-5 125Gb/s高速SerDes发射机

为解决高性能CPU、GPU、AI等高端芯片的片上互联(D2D)带宽低、引脚效率不高的问题,设计了一款面向超短距离传输(USR)的低功耗、高引脚效率的125Gb/s发射机。为提高引脚效率,该电路采用相关非归零编码(CNRZ)技术;为降低发射机功耗,采用一种预编码的电压模驱动(SST)技术;为解决传统电路两级2∶1MUX功耗大的问题,采用CMOS的4∶1MUX。该发射机采用CMOS 28nm工艺设计,0.9V电压供电。仿真结果表明,基于CNRZ技术的发射机工作在125Gb/s时,输出信号最小眼宽可达0.41UI(1UI=40ps),系统功耗为1.1pJ/bit,引脚效率由5bit/10wire提高到5bit/6wire。