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一种具有1~128倍可变增益放大器的低功耗Sigma⁃Delta ADC
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作者 聂勇 吴旦昱 +2 位作者 王丹丹 唐朝 吴霖真 《半导体技术》 CAS 北大核心 2024年第5期476-482,共7页
为满足传感器应用的低功耗需求,设计并实现了一种低功耗Sigma⁃Delta模数转换器(ADC)芯片。该ADC采用一阶全差分开关电容Sigma⁃Delta调制器,且集成了可编程增益放大器(PGA)和Bandgap;使用1.5 bit量化结构,相较于1 bit量化结构减小了3 dB... 为满足传感器应用的低功耗需求,设计并实现了一种低功耗Sigma⁃Delta模数转换器(ADC)芯片。该ADC采用一阶全差分开关电容Sigma⁃Delta调制器,且集成了可编程增益放大器(PGA)和Bandgap;使用1.5 bit量化结构,相较于1 bit量化结构减小了3 dB的量化误差;使用优化的反馈电路,减小了电容失配引入的误差;PGA采用轨到轨的运放电路拓扑,增大了整个芯片的电压适应范围。基于180 nm CMOS工艺对该ADC进行了设计和流片。测试结果表明:该Sigma⁃Delta ADC在采样频率512 kHz、过采样率(OSR)为256时,峰值信噪谐波失真比(SNDR)和有效位数(ENOB)分别为75.29 dB和12.21 bit,芯片功耗仅为0.92 mW。芯片能在2.3~5.5 V宽电源电压范围内正常工作,可实现最大128 V/V的增益。适用于小型传感器的信号测量应用,可以满足小型传感器低功耗、高精度的需求。 展开更多
关键词 模数转换器(ADC) 全差分开关电容器 Sigma⁃Delta调制器 1.5 bit量化 低功耗 可编程增益放大器(PGA)
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Ka波段16W脉冲功率放大器的研制 被引量:2
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作者 吴旦昱 陈晓娟 刘新宇 《半导体技术》 CAS CSCD 北大核心 2010年第6期589-593,共5页
Ka波段毫米波功率放大器的输出功率往往受限于功率合成部分的损耗,其合成器多路之间的隔离度、多级放大模块的级间匹配好坏及整体散热性能是影响整个功放可靠性的重要因素。针对上述毫米波固态功放的特点,提出了一种新颖的高效高可靠性... Ka波段毫米波功率放大器的输出功率往往受限于功率合成部分的损耗,其合成器多路之间的隔离度、多级放大模块的级间匹配好坏及整体散热性能是影响整个功放可靠性的重要因素。针对上述毫米波固态功放的特点,提出了一种新颖的高效高可靠性的Ka波段宽带功率合成结构,采用低损耗的多支节波导作为功率分配/合成单元,结合以双探针波导-微带转换结构,实现了高效率的8路功率合成,各路之间隔离度大于25 dB,保证了功率合成器的高可靠性。以此为基础成功研制出一个脉冲式Ka波段固态功率放大器模块,该模块在33~37 GHz频段内,最高输出功率大于16 W,小信号增益大于55 dB,功率合成效率达到87%。 展开更多
关键词 功率合成 KA波段 宽带 多支节波导
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湖北省电子设计竞赛一等奖 调幅发射机电路的设计(A题)
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作者 吴旦昱 余璠 刘旭 《电子世界》 2005年第1期31-34,共4页
简易调幅发射机,由调幅信号源和高频高效功率放大器组成。调幅信号源由LC振荡电路产生正弦波;锁相环芯片MC145152和双模分频器MC12017组成锁相环,将载波频率精确的锁定在15MHz,输出载波的稳定度和准确度达到2×10-6;振幅调制采用MC1... 简易调幅发射机,由调幅信号源和高频高效功率放大器组成。调幅信号源由LC振荡电路产生正弦波;锁相环芯片MC145152和双模分频器MC12017组成锁相环,将载波频率精确的锁定在15MHz,输出载波的稳定度和准确度达到2×10-6;振幅调制采用MC1496,调制度固定为30%,输出幅度调节范围宽;高频功率放大级应用功率合成技术,采用反相推挽功率合成电路,在50Ω负载上输出功率大于60mW。本设计有功率和效率数字显示,负载电压和功放电源电压、电流经A/D,由单片机计算出输出功率和效率,128×64液晶LCD显示。整个设计的优点在于频率稳定度和准确度高、调制度稳定在30%,输出功率大、效率高。 展开更多
关键词 发射机 功率合成 调幅信号 输出功率 锁相环芯片 载波频率 功率放大器 省电 电路 放电
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75GHz 13.92dBm InP DHBT共射共基功率放大器(英文) 被引量:2
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作者 曹玉雄 苏永波 +3 位作者 吴旦昱 金智 王显泰 刘新宇 《红外与毫米波学报》 SCIE EI CAS CSCD 北大核心 2012年第4期294-297,301,共5页
报道了基于InP基双屏质结双板晶体管(DHBT)工艺的四指共射共基75 GHz微波单片集成(MMIC)功率放大器,器件的最高振荡频率fmax为150 GHz.放大器的输出极发射极面积为15μm×4μm.功率放大器在75 GHz时功率增益为12.3 dB,饱和输出功率... 报道了基于InP基双屏质结双板晶体管(DHBT)工艺的四指共射共基75 GHz微波单片集成(MMIC)功率放大器,器件的最高振荡频率fmax为150 GHz.放大器的输出极发射极面积为15μm×4μm.功率放大器在75 GHz时功率增益为12.3 dB,饱和输出功率为13.92 dBm.放大器在72.5 GHz处输入为2 dBm时达到最大输出功率14.53 dBm.整个芯片传输连接采用共面波导结构,芯片面积为1.06 mm×0.75 mm. 展开更多
关键词 InP双异质结双极晶体管(DHBT) 微波单片集成 毫米波 功放
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Ku波段脉冲功率放大器稳定性和效率研究
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作者 陈高鹏 吴旦昱 +2 位作者 陈晓娟 刘新宇 李滨 《半导体技术》 CAS CSCD 北大核心 2008年第S1期28-31,共4页
采用平面微带线结构及内匹配GaAs金属半导体场效应晶体管的Ku波段大功率脉冲功率放大器模块,研究了在Ku波段脉冲功率放大器研制中的稳定性问题,设计了双层腔体结构对低频电路和高频电路进行隔离,并在偏置网络中加入稳定性网络,消除了低... 采用平面微带线结构及内匹配GaAs金属半导体场效应晶体管的Ku波段大功率脉冲功率放大器模块,研究了在Ku波段脉冲功率放大器研制中的稳定性问题,设计了双层腔体结构对低频电路和高频电路进行隔离,并在偏置网络中加入稳定性网络,消除了低频振荡和参量振荡,有效提高了功率放大器的稳定性。对直流供电电路进行优化,使电路可以根据不同应用需要灵活调整工作状态设计了储能电容电路,提高了脉冲功率放大器的工作效率。研制成功的Ku波段脉冲功率放大器模块,在13.5~14.0GHz工作频段,冲重复频率3kHz,占空比10%,功率增益Gp≥44dB,输出脉冲峰值功率Ppk≥30W,总体工作效率η≥26%(ClassB)。功率放大器在DC~14.0GHz内稳定,没有振荡现象发生。 展开更多
关键词 KU波段 GaAs场效应晶体管 微带线 内匹配 脉冲功率放大器
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利用混沌激光多位量化实时产生14 Gb/s的物理随机数 被引量:4
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作者 王龙生 赵彤 +5 位作者 王大铭 吴旦昱 周磊 武锦 刘新宇 王安帮 《物理学报》 SCIE EI CAS CSCD 北大核心 2017年第23期163-170,共8页
提出了一种基于混沌激光多位量化的高速物理随机数实时产生方法.利用外腔反馈混沌半导体激光器作为物理熵源,通过时钟速率为7 GHz的多位模数转换器对其采样量化,生成6位有效位的二进制随机比特,然后利用现场可编程软件抽取低2位有效位... 提出了一种基于混沌激光多位量化的高速物理随机数实时产生方法.利用外腔反馈混沌半导体激光器作为物理熵源,通过时钟速率为7 GHz的多位模数转换器对其采样量化,生成6位有效位的二进制随机比特,然后利用现场可编程软件抽取低2位有效位的随机序列并进行自延迟异或处理,获得了实时速率为14 Gb/s的物理随机数.该随机数具有良好的统计随机性,可成功通过随机数行业测试标准(NIST SP 800-22). 展开更多
关键词 半导体激光器 混沌激光 多位量化 物理随机数
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基于FPGA的超高速时间交织ADC后台校准技术 被引量:2
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作者 白文帅 武锦 +2 位作者 吴旦昱 周磊 武梦龙 《电子学报》 EI CAS CSCD 北大核心 2018年第8期2020-2025,共6页
针对时间交织模数转换器(TI-ADC)三项主要失配误差(采样时间间隔失配误差、偏移失配误差和增益失配误差),提出一种基于FPGA的数字后台校准技术.失配误差值可通过校准算法得出,此校准算法基于统计近似的数学方法.反馈调节被用来减少TI-AD... 针对时间交织模数转换器(TI-ADC)三项主要失配误差(采样时间间隔失配误差、偏移失配误差和增益失配误差),提出一种基于FPGA的数字后台校准技术.失配误差值可通过校准算法得出,此校准算法基于统计近似的数学方法.反馈调节被用来减少TI-ADC的三项主要失配误差.此技术采用片外校准方式,校准算法在FPGA内部完成,校准调节电路在TI-ADC内部完成.实验结果表明:TI-ADC校准后与校准前比较,平均有效位数(ENOB)和平均无杂散动态范围(SFDR)分别提高0.58和11.28d Bc,验证了该后台校准技术的有效性. 展开更多
关键词 时间交织模数转换器(TI-ADC) 校准技术 统计近似 反馈调节
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4GS/s-12bit ADC内置数字下变频器(DDC)的ASIC实现 被引量:3
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作者 薛金鑫 马崇鹤 +2 位作者 周磊 吴旦昱 武锦 《微电子学与计算机》 北大核心 2019年第1期85-89,共5页
本文提出了一种适合ASIC实现的可编程的数字下变频器(DDC)设计方法,该DDC嵌入于4GS/s-12bit ADC中,能够处理频率为4GHz的输入信号,并提供抽取因子分别为4、8、16、32的降采样功能.设计的DDC由一个基于CORDIC算法实现的数控振荡器(NCO)... 本文提出了一种适合ASIC实现的可编程的数字下变频器(DDC)设计方法,该DDC嵌入于4GS/s-12bit ADC中,能够处理频率为4GHz的输入信号,并提供抽取因子分别为4、8、16、32的降采样功能.设计的DDC由一个基于CORDIC算法实现的数控振荡器(NCO)和一个全半带滤波器(HB-FIR)级联结构的抽取滤波器组组成.优化半带滤波器系数和各级数据精度,提出多种改进结构优化设计,有效减少硬件开销.基于40nm CMOS工艺,完成数字下变频器的前端设计和后端实现,并进行了流片.仿真结果显示,该设计可以在500 MHz的工作时钟频率下达到设计目标,抽取因子为4模式下,最大无衰减通带带宽可达420MHz,版图面积1550*650μm2,0.9V工作电压,功耗为180.69mW.验证了该设计方法适合于高速高精度数字信号的2n下变频. 展开更多
关键词 数字下变频器 数控振荡器 40nm ASIC
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基于以太网通信的高采样率ADC交织校准实现 被引量:3
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作者 姜子林 吴旦昱 +2 位作者 季尔优 周磊 贾涵博 《电子测量技术》 北大核心 2021年第20期53-59,共7页
提出了一种针对高采样率时间交织模数转换器(TIADC)存在的失调失配误差(Offset)、增益失配误差(Gain)、时间失配误差(Skew)的片外交织校准实现方案,基于统计近似的时间交织校准算法,通过以太网通信将待校准通道量化信息传入PC机进而提... 提出了一种针对高采样率时间交织模数转换器(TIADC)存在的失调失配误差(Offset)、增益失配误差(Gain)、时间失配误差(Skew)的片外交织校准实现方案,基于统计近似的时间交织校准算法,通过以太网通信将待校准通道量化信息传入PC机进而提取失配参数,负反馈的形式对误差进行补偿。该方案不受高速数据传输解扰与同步的影响,在误差提取阶段不消耗逻辑资源,支持各类大规模、大消耗校准算法,开发周期短。应用于自主研发的3GS/s-12bit四路交织TIADC中,在存在其他非理想因素情况下,在2.5G输入信号带宽内,测试结果显示采用交织校准算法技术后,ADC有效位数(ENOB)平均提高了2.69bits,校准后的无杂动态范围(SFDR)平均提高了29.73dBc,证明该算法及校准方案的有效性。 展开更多
关键词 校准 时间交织 FPGA 模数转换器
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无采保流水线型ADC中比较器失调后台校准方法与FPGA实现 被引量:2
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作者 赵浩男 郭轩 +2 位作者 周磊 吴旦昱 武锦 《微电子学与计算机》 2021年第9期93-98,共6页
为了解决超高速无采保流水线型ADC中比较器失调(包含孔径误差与静态比较器失调)对整体性能的影响问题,本文提出了一种后台数字校准方法.该方法通过在数字域对输出余差进行统计完成误差的检测,并在模拟域调节校准DAC完成误差的校准.校准... 为了解决超高速无采保流水线型ADC中比较器失调(包含孔径误差与静态比较器失调)对整体性能的影响问题,本文提出了一种后台数字校准方法.该方法通过在数字域对输出余差进行统计完成误差的检测,并在模拟域调节校准DAC完成误差的校准.校准基于余差均值之差和极值之和,分别对孔径误差和静态比较器失调进行迭代提取,避免了来自其他非理想因素的影响,提高了高频信号下ADC整体性能,有效提高了校准的稳定性.该方法应用于一款2.5 GS/s 12 bit ADC中,并基于FPGA进行实现.根据实际测试结果在输入信号频率为1.913 GHz时,校准后SNDR提高了8 dB.该校准方法降低了无采保流水线型ADC的设计难度和模拟电路的设计压力,为更高速、低功耗ADC设计提供了参考. 展开更多
关键词 无采保 流水线ADC 静态比较器失调 孔径误差 数字校准
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超高速时间交织ADC通道失配后台校准算法 被引量:2
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作者 秦明龙 魏淑华 +1 位作者 武锦 吴旦昱 《微电子学与计算机》 CSCD 北大核心 2018年第11期8-12,共5页
为了消除多通道时间交织模数转换器(TIADC)三种主要失配误差:通道间的失调失配误差、通道间的增益失配误差及通道间的采样时间失配误差,提出了一种片内数字电路后台校准算法.该算法通过增加一路参考ADC和统计累加的方式,在后台将待校准... 为了消除多通道时间交织模数转换器(TIADC)三种主要失配误差:通道间的失调失配误差、通道间的增益失配误差及通道间的采样时间失配误差,提出了一种片内数字电路后台校准算法.该算法通过增加一路参考ADC和统计累加的方式,在后台将待校准通道和参考通道的输出作相关运算以提取出误差信息,再通过模拟电路对失配误差进行迭代补偿,从而达到校准的目的.将此算法应用到12位3GS/s四通道TIADC电路模型中,当输入信号归一化频率fin/fs=0.165 69时,校准后,ENOB和SNR分别从4.176 5bits和26.812 8dB提高到11.699 3bits和72.102 3dB,校准效果明显.验证了该后台数字校准算法的有效性.此外,此算法对输入信号类型,输入频率及通道间校准顺序没有严格限制,可以扩展到任意通道数. 展开更多
关键词 后台校准 TIADC 失调失配 增益失配 时钟失配
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基于CORDIC算法的时域交织结构NCO设计 被引量:2
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作者 薛金鑫 马崇鹤 +2 位作者 周磊 吴旦昱 武锦 《电子设计工程》 2019年第2期6-10,15,共6页
论文对比了基于ROM查找表法和CORDIC算法实现数控振荡器(NCO)的芯片面积和速度,基于改进CORDIC算法,提出了一种时域交织结构的NCO设计,该结构可以在相同系统工作频率的前提下,大幅度提高输出信号的采样率和带宽。在Xilinx的FPGA平台完... 论文对比了基于ROM查找表法和CORDIC算法实现数控振荡器(NCO)的芯片面积和速度,基于改进CORDIC算法,提出了一种时域交织结构的NCO设计,该结构可以在相同系统工作频率的前提下,大幅度提高输出信号的采样率和带宽。在Xilinx的FPGA平台完成设计功能仿真,仿真结果表明:设计的NCO工作速度可达500 MHz,采样率可达4GHz,输出信号带宽可达2 GHz,输出频率分辨率可达0.95 kHz,输出信号频率50 MHz时,无杂散动态范围为88.11 dBc。设计还基于40nm CMOS工艺,完成NCO的后端实现,并进行了流片,版图面积260×582μm^2,为5G通信系统中超过GHz的数控振荡器设计提供了一种可供选择的方案。 展开更多
关键词 数控振荡器 CORDIC 时域交织 FPGA ASIC
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一种10 bit 50 MSps分段式电流舵DAC设计 被引量:2
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作者 吴晓宇 杨兵 +1 位作者 武锦 吴旦昱 《北方工业大学学报》 2019年第2期49-56,共8页
本文基于40 nm CMOS工艺,设计了一种10 bit 50 MSps的DAC,该DAC内嵌于一款4 GSps 12 bit的ADC核内进行非线性校准的工作.DAC电路的主体为分段式结构,高6位和低4位分别为温度计码和二进制码.本文提出一种利用模拟电路来进行二进制码转温... 本文基于40 nm CMOS工艺,设计了一种10 bit 50 MSps的DAC,该DAC内嵌于一款4 GSps 12 bit的ADC核内进行非线性校准的工作.DAC电路的主体为分段式结构,高6位和低4位分别为温度计码和二进制码.本文提出一种利用模拟电路来进行二进制码转温度计码的设计,可以有效的提高DAC的INL及减小译码电路版图的面积.为了减小因版图布局而引起的失配误差,电流源阵列采用Q2 Random Walk布局.版图后仿的结果显示,在1.8V电源供电下,DAC的DNL和INL的最大绝对值分别为0.04 LSB和0.015 LSB.当仿真时的输出信号频率为0.098 MHz时,DAC的SFDR为73.5 dB. 展开更多
关键词 电流舵DAC Q2 RANDOM WALK 温度计码 共源共栅
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一种基于40nm CMOS工艺的超宽带高速ADC 被引量:1
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作者 易政 郭轩 +3 位作者 郑旭强 周磊 季尔优 吴旦昱 《半导体技术》 CAS 北大核心 2020年第8期586-591,共6页
设计并实现了一款超宽带高速模数转换器(ADC)芯片。该ADC采用时间交织的架构,提高了数据转换的速率;改进了前端接收电路,增加了信号的模拟输入带宽;使用优化的自举开关电路以增加信号采样率;并通过高速的自校准比较器,校准比较器的输入... 设计并实现了一款超宽带高速模数转换器(ADC)芯片。该ADC采用时间交织的架构,提高了数据转换的速率;改进了前端接收电路,增加了信号的模拟输入带宽;使用优化的自举开关电路以增加信号采样率;并通过高速的自校准比较器,校准比较器的输入失调电压,保证信号量化的速度。基于40 nm CMOS工艺对该ADC进行了设计和流片。测试结果表明:该ADC芯片采样率可达36 GS/s,3 dB带宽可达18 GHz,且在模拟输入信号的全频带内,有效位数(ENOB)可达2.5 bit以上。该芯片可以对DC^18 GHz内的射频信号直接采样,简化超宽带接收机的结构,满足超宽带接收系统的应用需求,具有系统结构简单、成本低、集成度高的优点。 展开更多
关键词 模数转换器(ADC) 时间交织 高采样率 自校准比较器 自举开关
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基于40 nm工艺的单比特超宽带ADC 被引量:1
15
作者 易政 郭轩 +2 位作者 郑旭强 季尔优 吴旦昱 《固体电子学研究与进展》 CAS 北大核心 2020年第4期275-279,共5页
采用TSMC 40 nm工艺实现了一款宽带高速ADC。芯片采用时间交织的结构,单通道采用Flash结构,采样率为5 GS/s,8个子通道交织达到40 GS/s的采样率。测试结果表明,芯片的采样率可以达到38.4 GS/s,且在该采样率下,输入信号带宽可达18 GHz,灵... 采用TSMC 40 nm工艺实现了一款宽带高速ADC。芯片采用时间交织的结构,单通道采用Flash结构,采样率为5 GS/s,8个子通道交织达到40 GS/s的采样率。测试结果表明,芯片的采样率可以达到38.4 GS/s,且在该采样率下,输入信号带宽可达18 GHz,灵敏度小于-20 dBm,可以满足单比特超宽带收发系统的需求。 展开更多
关键词 模数转换器 时间交织 高采样率 大信号带宽
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低失配GaAs HBT 1.5bit高速模数转换器设计
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作者 林庆良 吴旦昱 +2 位作者 周磊 刘新宇 金智 《半导体技术》 CAS CSCD 北大核心 2012年第9期684-688,共5页
介绍了一款基于GaAs HBT工艺的1 GS/s 1.5 bit模数转换器。通过分析模数转换器(ADC)的参考电压失配的来源,引入一种能提高电路对称性的新型差分参考网络架构,提出了减小失配的设计方法,显著提高了参考电平的对称性和一致性,从而减小参... 介绍了一款基于GaAs HBT工艺的1 GS/s 1.5 bit模数转换器。通过分析模数转换器(ADC)的参考电压失配的来源,引入一种能提高电路对称性的新型差分参考网络架构,提出了减小失配的设计方法,显著提高了参考电平的对称性和一致性,从而减小参考电平的失配。此外,分析了比较器的静态和动态失配电压,对迟滞现象进行了解释。针对ADC的特点,详细分析了新型差分参考网络和比较器的关键设计参数。芯片实测结果表明,片内参考电平失配不超过1 mV,采样频率达到1 GS/s,功耗为350 mW。 展开更多
关键词 高速信号采集 砷化镓电路 模数转换电路 比较器 低失配 迟滞电压
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一种用于直接射频采样ADC的多模式数字下变频器设计
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作者 彭庆尧 吴旦昱 +2 位作者 周磊 武锦 刘新宇 《电子器件》 CAS 北大核心 2021年第6期1314-1321,共8页
为满足直接射频采样ADC对数字下变频器(digital down converter, DDC)抽取模式数量的需求,提出了一种多模式DDC设计。首先研究和分析了AD采样原理、DDC原理和高速高精度数控振荡器原理,建立了基于多模式抽取滤波器组的DDC模型,并进行了... 为满足直接射频采样ADC对数字下变频器(digital down converter, DDC)抽取模式数量的需求,提出了一种多模式DDC设计。首先研究和分析了AD采样原理、DDC原理和高速高精度数控振荡器原理,建立了基于多模式抽取滤波器组的DDC模型,并进行了行为级仿真和分析;之后采用Verilog HDL完成了RTL设计与仿真,利用Synopsys数字后端工具链完成了基于28 nm工艺的版图设计与后仿。仿真显示,该设计可工作在1 GHz时钟下,实现了14种模式,最低阻带衰减大于100 dB,在抽取系数为2的条件下,-3 dB带宽达到478.867 MHz。包含ADC所需的其他数字电路的总面积为1 300μm×1 370μm(DDC约占67%),总仿真功耗为301.7 mW。该设计具有抽取模式多、功耗低、消耗资源少的优点,能够满足直接射频采样ADC对多模式DDC的需求。 展开更多
关键词 数字下变频器 有限冲激响应数字滤波器 坐标旋转数字计算方法 28 nm工艺
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8GS/s-14bit RF-DAC中数字上变频器的ASIC实现
18
作者 汪旭兴 闫江 +4 位作者 吴旦昱 周磊 武锦 贾涵博 张飞 《微电子学与计算机》 北大核心 2020年第1期27-32,共6页
本文提出了一种内嵌于8GS/s-14bit RF-DAC中数字上变频器(DUC)的设计方案,该方案采用ASIC实现,能够得到采样频率达8 GHz的输出信号,并提供插值因子分别为2、4、8、16的上变频功能.基于CORDIC算法,提出16路时域交织的数控振荡器(NCO)结构... 本文提出了一种内嵌于8GS/s-14bit RF-DAC中数字上变频器(DUC)的设计方案,该方案采用ASIC实现,能够得到采样频率达8 GHz的输出信号,并提供插值因子分别为2、4、8、16的上变频功能.基于CORDIC算法,提出16路时域交织的数控振荡器(NCO)结构,同时采用全半带滤波器(HB-FIR)折叠结构级联实现内插滤波器组.基于40 nm CMOS工艺,完成RTL级设计和GDSII版图设计,并将其内嵌于8 GS/s-14bit RF-DAC中完成混合SOC的电路设计与验证.测试结果显示,该设计可以在500 MHz的工作时钟频率下达到设计目标,数字部分的版图面积为2551*2580μm^2,仿真功耗约为1365.4 mW.在40 nm CMOS工艺下流片,流片测试结果显示该芯片设计能够完成预设目标,且在插值为16的模式下,测得芯片数字部分功耗为为1250 mW,符合设计预期. 展开更多
关键词 数字上变频器 数控振荡器 CORDIC ASIC 8 GHz 40 nm
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应用于直接数字频率合成器的6-GHz GaAs HBT只读存储器
19
作者 陈建武 王丽 +3 位作者 吴旦昱 陈高鹏 金智 刘新宇 《科学通报》 EI CAS CSCD 北大核心 2011年第13期1065-1070,共6页
只读存储器广泛应用于直接数字频率合成器的相位幅度转换电路.通过对只读存储器建立等效模型,分析如何减少存取时间,提高直接数字频率合成器的工作频率.并对仿真波形出现信号偏差现象进行分析,以指导电路设计.设计的64×3bit只读存... 只读存储器广泛应用于直接数字频率合成器的相位幅度转换电路.通过对只读存储器建立等效模型,分析如何减少存取时间,提高直接数字频率合成器的工作频率.并对仿真波形出现信号偏差现象进行分析,以指导电路设计.设计的64×3bit只读存储器集成到8bit直接数字频率合成器中.测试结果表明只读存储器最高工作在6GHz,可有效提高直接数字频率合成器的无杂散动态范围. 展开更多
关键词 只读存储器 双极型存储器 直接数字合成器 直接数字频率合成器 砷化镓 异质结双极型晶体管
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A 4 GS/s 4 bit ADC with 3.8 GHz analog bandwidth in GaAs HBT technology 被引量:1
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作者 吴旦昱 周磊 +3 位作者 郭建楠 刘新宇 金智 陈建武 《Journal of Semiconductors》 EI CAS CSCD 北大核心 2011年第6期104-110,共7页
An ultra-wideband 4 GS/s 4 bit analog-to-digital converter(ADC)which is fabricated in 2-level interconnect, 1.4μm InGaP/GaAs HBT technology is presented.The ADC has a-3 dB analog bandwidth of 3.8 GHz and an effecti... An ultra-wideband 4 GS/s 4 bit analog-to-digital converter(ADC)which is fabricated in 2-level interconnect, 1.4μm InGaP/GaAs HBT technology is presented.The ADC has a-3 dB analog bandwidth of 3.8 GHz and an effective resolution bandwidth(ERBW)of 2.6 GHz.The ADC adopts folding-interpolating architecture to minimize its size and complexity.A novel bit synchronization circuit is used in the coarse quantizer to eliminate the glitch codes of the ADC.The measurement results show that the chip achieves larger than 3.4 ENOBs with an input frequency band of DC-2.6 GHz and larger than 3.0 ENOBs within DC-4GHz at 4 GS/s.It has 3.49 ENOBs when increasing input power by 4 dB at 6.001 GHz of input.That indicates that the ADC has the ability of sampling signals from 1st to 3rd Nyquist zones(DC-6 GHz).The measured DNL and INL are both less than±0.15 LSB. The ADC consumes power of 1.98 W and occupies a total area of 1.45×1.45 mm^2. 展开更多
关键词 ADC FOLDING interpolating GaAs ultra-wide-band synchronization
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