数字集成电路门控时钟可靠性研究

在超大规模集成电路设计中,门控时钟技术是最常采用的低功耗设计技术。然而,由于时钟信号的特殊性和敏感性,门控时钟设计极容易造成功能错误、时序恶化和测试覆盖率降低,针对这三方面的风险,提出多种门控时钟的优化技术,包括异步门控时钟的检查和排除、可测性设计中的门控时钟优化技术和门控时钟设计中的时序优化技术,确保在数字集成电路设计过程中门控时钟设计在降低功耗收益最大化的同时,能够规避设计风险,提升电路可靠性。

宇航专用集成电路(ASIC)设计流程的标准化

结合宇航ASIC的产品特点,将宇航ASIC设计流程划分为4个主要步骤(功能模块划分、逻辑设计、逻辑验证和物理实现),为每个步骤制定出总体设计方法与规则,在每个ASIC设计流程的细分环节中提炼出共性设计指标和方法,在宇航ASIC设计流程个环节建立相应的标准。

嵌入式SRAM MBIST优化设计研究

随着制造工艺的进步和SoC功能的日益丰富,现代SoC大多会集成大量不同种类的嵌入式SRAM,三单元耦合故障对电路的影响开始加深.传统MBIST通常基于EDA工具直接实现,以检测单、双单元故障为主,无法全面覆盖三单元耦合故障,应用于现代SoC时还面临测试开销过大,测试覆盖率低等问题.通过提出一种针对三单元耦合故障,以及基于嵌入式SRAM的大小、类型、数量和版图布局的精细化MBIST优化设计方法,实现了SoC芯片面积和测试时间的平衡和优化,降低了测试成本并提升了测试覆盖率.