基于C单元的抗干扰低功耗双边沿触发器

快速增长的功耗是VLSI设计中的重要问题,特别是输入信号中存在毛刺,双边沿触发器的功耗将会显著增大。为了有效降低功耗,提出了一种基于C单元的抗干扰低功耗双边沿触发器AILP-DET,结构采用快速的C单元,不仅能够阻塞输入信号存在的毛刺,阻止触发器内部冗余跳变的发生,降低晶体管的充放电频率;而且增加了上拉-下拉路径,降低了其延迟。相比现有的双边沿触发器,AILP-DET只在时钟边沿采样,有效降低了功耗。通过HSPICE仿真,与10种双边沿触发器相比较,AILP-DET仅仅增加了7.58%的延迟开销,无输入毛刺情况下总功耗平均降低了261.28%,有输入毛刺情况下总功耗平均降低了46.97%。详尽的电压温度波动分析表明,该双边沿触发器对电压、温度等波动不敏感。

低功耗容软错误的65 nm CMOS 12管SRAM单元

提出了一种具有软错误自恢复能力的12管SRAM单元。该单元省去了专用的存取管,具有高鲁棒性、低功耗的优点。在65 nm CMOS工艺下,该结构能够完全容忍单点翻转,容忍双点翻转的比例是64.29%,与DICE加固单元相比,双点翻转率降低了30.96%。与DICE、Quatro等相关SRAM加固单元相比,该SRAM单元的读操作电流平均下降了77.91%,动态功耗平均下降了60.21%,静态电流平均下降了44.60%,亚阈值泄漏电流平均下降了27.49%,适用于低功耗场合。

面向多位扫描单元的可诊断性设计方法

提出了面向多位扫描单元的扫描链重连可诊断性设计方法,在满足多位扫描单元约束与后端设计限制的情况下,利用启发式算法实现了扫描单元分配优化。在ISCAS′89基准电路的实验结果表明,采用所提方法对含有多位扫描单元的电路进行优化后,b17电路SA-0和SA-1故障的平均诊断分辨率分别为优化前的12.59倍和13.37倍;s38417电路SA-0和SA-1故障的平均诊断分辨率分别为优化前的19.95倍和3.04倍。

一种低功耗低延迟的容忍DNU锁存器设计

随着集成电路器件特征尺寸的进一步减小,锁存器内部节点之间的距离越来越短。由于内部节点间的电荷共享效应,器件在空间辐射环境中频繁发生单粒子翻转(SEU),受影响节点由单节点扩展到双节点。文章提出了一种新型的锁存器加固结构,利用C单元固有的保持属性,实现对单节点翻转(SNU)和双节点翻转(DNU)的完全容忍。HSPICE仿真结果表明,相比于其他同类型的加固设计,所提出的锁存器功耗平均下降了34.86%,延迟平均下降了59%,功耗延迟积平均下降了67.91%。PVT分析表明,该锁存器结构对电压、温度、制造工艺的变化不敏感。