软硬件联合仿真平台的设计

在FPGA的设计过程中,调试与仿真工作需要耗费大量时间。利用C语言相对Verilog语言在过程控制方面具有优势,采取系统C模型通过PLI接口给Verilog模型产生测试矢量,降低了设计仿真工作的复杂度。但是由于当今的Verilog仿真器速度慢,难以满足大数据量和高实时性的仿真要求。通过将设计中验证通过的Verilog模型在FPGA中实现并与PC机通过通信接口实现数据交互,待验证的Verilog模型运行在Verilog仿真器上,构成软硬件协同仿真加速系统,克服了软件仿真慢的特点而实现实时仿真,从而极大的加快了设计的仿真速度。