基于三种方法比较串行与流水线乘法器的功耗

乘法器是科学计算的重要硬件内核。为验证两种结构乘法器(串行、流水线)的功耗差异,分别采用三种功耗分析技术,包括QuartusⅡ自带功耗分析工具PowerPlay Power Analyzer Tool、Altera提供的FPGA估算实际功耗的经验公式,以及Synopsys的综合工具DC,结果表明,在可比较即计算位宽相同、所加工作频率相等的前提下,流水线乘法器的时延仅为串行乘法器的38.5%(因为前者强调了并行),消耗的硬件资源为后者的2.76倍。利用QuartusⅡ自带功耗分析功能得到的结果不明显,而经验公式估算法和DC工具法都得出串行与流水线乘法器功耗之比为0.36。

基于阿姆达尔定律和兰特法则计算多核架构的加速比

在评价多核CPU加速比已知模型的基础上,基于第一性计算原理融合理解阿姆达尔定律和兰特法则,提出描述多核CPU加速比的一个新模型.研究方法是从传统的阿姆达尔定律切入,论述的逻辑顺序分别基于约束固定任务,固定时间,存储器和互连复杂性;兼顾了举例论述同构多核的NoC带宽性质和最大温度特性.计算表明:基于固定时间模型与存储器模型预测多核的加速能力,容易得到估计结果的乐观上限;我们提出的基于兰特法则的模型计算结果,在并行比例较大时稍小于但接近前述模型估计值,而比固定任务模型的保守结果要好;NoC带宽和最大温度的结果提示,多(同构)核CPU期盼相对高的并行度架构.

三种编码摩尔状态机的低功耗设计仿真研究

状态机是控制流的产生器。利用三种编码(二进制码,独热码,格雷码)构造4状态的摩尔状态机,基于计数探头侦测寄存器级的跳变率,以此估算动态功耗,结果是编码的低功耗排序依次是格雷码、二进制码和独热码,同样重要的结果,也来自于分析UART发送模块中的4状态摩尔状态机的功耗。