一种基于高频时钟产生电路的DLL的研究

本文给出了一种采用自偏置技术的低抖动延迟锁相环,可应用于高频时钟产生电路。分析了环路带宽和工作频率的关系,并给出了各模块具体的电路设计。在0.35μm标准CMOS工艺、3.3V工作电压下进行了模拟仿真,在100MHz的参考输入频率下,DLL锁定时间为1μs,VCDL输出的相位抖动为17μs,倍频器输出的相位抖动为90μs。