USB2.0SIE的ASIC设计与实现

简要分析了 USB 体系结构,参考 USB2.0 标准构造了 USB 设备芯片的通信模型。基于这个模型,对 USB 设备芯片的核心——串行接口引擎(SIE)进行了结构的划分和设计。所设计的SIE 在 FPGA 上通过了硬件验证。

用于快速扩谱码捕获的数字匹配滤波器

提出了高速数字伪码匹配滤波器的几种实现方案，评估了其性能，比较了方案之间的优劣。模拟及电路综合的结果表明，文中提出的方案可以使器件工作于２５ Ｍ Ｈｚ 以上的速度，能满足绝大多数现有系统的要求。

一种非接触式IC卡控制器的设计

介绍了 ISO/ IEC144 4 3中 Type B类型非接触式 IC卡实现抗冲突的算法 ,设计了一种适用于非接触式IC卡的具有抗冲突功能控制逻辑的 VL SI结构 ,并用 VHDL 语言进行了仿真。电路中提出了确定时间片的伪随机算法来实现抗冲突功能。用 1μm CMOS单元库进行综合 ,在 2 0 MHz时钟频率下 ,电路的规模为 70 0 0门左右 ,关键路径延时为 46 ns。该电路可应用于实际的非接触式 IC卡控制器 。

m序列伪随机码发生器的低功耗实现

提出了一种可以显著降低伪随机码发生器功耗的ｍ序列伪随机码发生器并行实现结构。同时，还讨论并解决了并行结构设计中的开关数优化等几个关键问题，并得出相应的一般性结论。最后，讨论了Ｍ个抽头的Ｎ阶码发生器的开关优化算法，该算法具有Ｏ（（Ｍ！）×Ｎ）的复杂度。

增强型MOS变容管LCVCO增益建模

研究分析了大信号振荡电压对变容管的调制效应,导出增强型变容管LCVCO增益解析模型.将该模型应用于Chartered0.35μmCMOS2P4MRF工艺实现的2.4GHzLCVCO设计中,spectreRF电路仿真得到的VCO增益曲线与模型预测的增益曲线吻合.

一种适合SOC的时钟控制器IP核

随着集成电路系统的规模和复杂性的不断提高,基于IP核的SOC系统的设计已被广泛采用。与此同时,电路测试的难度不断增大,对电路的可测性设计也提出了更高的要求。文章介绍了应用于嵌入式系统的16位时钟控制器(TimerControlUnit)的IP核设计,设计中采用了JTAG可测性设计电路。

基于MOSFET PDE模型的射频电路周期稳态分析

研究了基于 MOSFET PDE模型的射频电路周期稳态分析有效算法 :通过恰当的系统解耦、松弛迭代和边值问题求解等方法避免了复杂的 PDE周期稳态分析 ,较好地解决了基于 MOSFET PDE模型的射频电路周期稳态分析的计算效率问题。采用该算法仿真典型的 C类功率放大器得到电流波形和工业界公认标准器件仿真器 MEDICI瞬态模拟得到电流波形比较 ,显示出很好的一致性。

FPGA芯片中边界扫描电路的设计实现

应用在FPGA芯片中的边界扫描电路侧重于电路板级测试,兼顾芯片功能测试,同时提供JTAG下载方式。FPGA芯片的规模越来越大,引脚数目越来越多,边界扫描单元也随之相应增加。在此情况下,边界扫描电路设计时为了避免移入错误数据,对时钟偏差提出了很高的要求。同时,由于扫描链包含大量的边界扫描单元,在板级测试时,大大降低了有效测试速率。针对这两个问题,提出了对边界扫描单元的改进方式,改进后的边界扫描电路不仅可实现测试、编程功能,而且大大提高了电路抗竞争能力,保证电路正常工作。改进后的电路使边界扫描寄存器链的长度可以改变,使有效测试速率提高了20倍左右。

用于HDTV的Reed-Solomon译码器的设计

文章使用 Berlekamp迭代算法 ,设计了一种 ( 2 0 4 ,1 88) RS译码器电路。该译码器采用流水线结构 ,并在某些关键环节进行了优化 ,具有较高的吞吐率 ,适合在高清晰度数字彩电 ( HDTV)中使用。

全兼容IEEE1149.1的MIPS CPU CORE可测性设计

提出了一种采用软硬件协同工作的方式来实现MIPSCPUCORE的可测性设计(DFT)方案。硬件全兼容IEEE1149.1(JTAG)标准,支持单步、断点(6个),内部关键寄存器的查看,并具有可扩充性;软件采用GUI编程开发,达到可视化DEBUG。本设计对于减少CPU开发的测试成本,提高开发效率,以及CPU测试DFT策略的经验积累,都有着一定的意义。

低成本的密钥长度可配置RSA密码协处理器VLSI设计

采用基于字运算的高基Montgomery模乘算法,并且应用了改进的流水线组织结构,以较小的硬件开销实现了一个密钥长度最高可达2048bits、速度面积比性能很高的RSA密码协处理器.VLSI实现结果显示:不包含存储器的核心电路规模仅相当于18000等效门;基于0.25μmCMOS工艺,在180MHz的时钟频率下,1024bits的RSA加密速率可达28Kbps.该RSA密码协处理器非常适合于如智能IC卡等面积局限性高、成本敏感的产品中.

基于SystemC和Cocentric System Studio设计平台的SoC设计

SystemC是一种基于C++的新型的描述语言。基于SystemC的软硬件协同设计比传统设计方法更加灵活。Cocentric System Studio(CCSS)是Synopsys公司推出的基于SystemC的系统开发和模拟工具。本文讨论了利用CCSS平台和SystemC语言进行设计、仿真和调试的方法。

基于Barrett模乘算法的RSA密码协处理器设计

提出了一种基于Barrett模乘算法和中国剩余定理(CRT)的RSA密码协处理器的VLSI结构。将一个快速串并乘法器应用于改进的Barrett求模算法,从而实现了一个快速的模数N可配置的模乘运算器,对于1 024位和512位的操作数,完成一次模乘分别需要约300个和160个时钟周期。采用0.25μm CMOS工艺设计,在150 MHz时钟频率下,对于1 024位和512位的操作数,加解密速率分别可以达到328 kbit/s和607 kbit/s;在CRT模式下工作,解密的速率分别可以达到600 kbit/s和1 143 kbit/s。

双频激励耦合PDE-AE射频系统的准周期稳态响应模拟算法研究

本文结合谐波平衡思想 ,提出在空间上离散MOSFET偏微分方程 ,建立与之相应的混合型多变量谐波平衡方程 ,扩展了谐波平衡方程的应用范围 .为了有效地完成这种复杂混合型多变量谐波平衡方程的求解 ,运用谐波平衡方程的同解变换、初始值预估以及阻尼Newton迭代算法等策略 ,使算法的收敛速度和计算性能都有大幅度提高 .以单平衡混频器为例的模拟结果进一步显示该方法不但能有效地反映出射频电路MOSFET器件的分布特性 ,且算法计算性能对频差变化不灵敏 。

基为4的可扩展模乘运算器设计

基于基为4的Montgomery模乘算法和改进的流水线组织结构,文章提出了一种结构优化的可扩展模乘运算器结构。设计中采用了按字运算的模乘算法,使本设计具有很好的可扩展性,它可以完成任意位数的模乘运算。同时,因为模乘运算器的运算数据通路采用多级处理单元的流水线结构,所以设计时可以很方便进行配置,以达到模乘运算器硬件成本和运算性能的折衷。分析结果显示,文章提出的模乘运算器结构具有很高的效率和很好的可扩展性。

降低射频电路串扰噪声的布线方法

研究并解决了无障碍多层无网格射频电路的布线问题,主要包括三个部分:设计规则、串扰噪声限制和布线方法。首先通过设计规则计算连线参数,运用RLC模型估算串扰噪声,然后,按照需要连接的实节点个数进行归类并提出相应的布线算法。实验结果表明,该布线方法可有效地降低射频电路的串扰噪声。

用VHDL实现网格编码调制算法

网格编码调制（ＴｒｅｌｉｓＣｏｄｅｄＭｏｄｕｌａｔｉｏｎ，简称ＴＣＭ）是近几年发展起来的数字传输新技术。它利用集分割原理，将信号通过映射变成卷积码形式，使信号间具有最大的空间距离。与传统的ＰＳＫ、ＱＡＭ等数字调制方法相比，ＴＣＭ提高了传输率，降低了误码率。本文用ＶＨＤＬ语言对９６００ｂｐｓ和１４４００ｂｐｓＴＣＭ算法进行了电路描述，并利用Ｓｙｎｏｐｓｙｓ软件对电路进行了模拟和综合。

适用于衰落移动信道的直接序列扩谱码的自适应截获

在移动通信中,鉴于接收信号的特性,对扩谱码的截获采用固定阈值技术难以获得满意效果。因此,我们考虑引入扩谱码自适用截获技术,这一算法是在保持虚警概率不变的情况下,基于背景功率级的评估,然后将评估值与阈值系数相乘,并将乘积结果作为判定阈值。模拟表明,对于衰落移动信道,扩谱码的截获性能相当令人满意。

ASIC的设计方法和设计工具(上)

80年代以来,ASIC技术发展迅速,它是集成电路设计自动化、规范化以及制造工艺标准化的标志。ASIC的出现日益改变着电子产品的面貌,促进了微电子产业的革新。文章讲述了ASIC的设计方法和设计过程以及整机中应用ASIC的优越性,介绍了ASIC的CAD设计工具并指出ASIC设计是系统和电路工程师的新课题。

ASIC的设计方法和设计工具(下)

三、ASIC的设计方法和设计过程在当前世界集成电路市场上,有85％的ASIC是数字电路,下面以数字电路为例,阐明ASIC的一般设计方法和设计过程。电路设计过程从确定电路功能及规范开始,直到产生制备掩膜版的数据带,可以分成四个阶段:系统设计、逻辑设计、线路设计、版图设计。前两部分也称为逻辑级设计,后两部分统称为物理级设计。整个设计过程是从定义、概念和要求开始,逐步具体化,最后产生实用版图数据,每一步设计完成之后都需要作验证工作,以确保设计的正确性。系统设计也称为结构设计,是根据电路的总体要求作模块设计,确定每个模块的功能和指标。