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题名BCH编译码器新型算法结构的FPGA设计与实现
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作者
孟虹兆
黄启俊
常胜
王豪
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机构
武汉大学物理科学与技术学院电子科学与技术系
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出处
《微电子学》
CAS
CSCD
北大核心
2014年第3期409-412,共4页
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基金
湖北省自然科学基金资助项目(2011CDB272)
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文摘
针对目前常用的NAND FLASH芯片校验纠错的需要,完成了(4224,4120,8)BCH高速编译码器的电路设计与实现。引入中国剩余定理完成了编码器算法结构的设计,使编码器最高工作频率可达482.16MHz。实现了一种新型的双译码算法结构,使译码器在进行单位错的求解过程中减少约450个时钟周期。采用有限域固定因子乘法器和伴随式矩阵运算等电路设计优化方案,使译码器最高工作频率可达167.42MHz。编译码器通过了Modelsim 10.0的功能验证,基于Altera公司的Stratix Ⅲ系列芯片,在Quartus Ⅱ 12.0上完成了电路仿真与实现。
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关键词
BCH
中国剩余定理
双译码结构
现场可编程门阵列
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Keywords
BCH
CRT
Dual-decoder
FPGA
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分类号
TN919.33
[电子电信—通信与信息系统]
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题名BCH编译码器的FPGA设计及SoPC验证
被引量:1
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作者
蔡恒
崔雪楠
孟虹兆
黄启俊
常胜
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机构
武汉大学物理科学与技术学院
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出处
《电子技术应用》
北大核心
2012年第6期15-17,共3页
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基金
湖北省自然科学基金(2011CDB272)
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文摘
针对NAND Flash应用,完成了并行化BCH编译码器硬件设计。采用寄存器传输级硬件描述语言,利用LFSR电路、计算伴随式、求解关键方程、Chien搜索算法等技术方法完成了BCH编译码算法在FPGA上的硬件实现。相比于传统串行实现方案,采用并行化实现提高了编译码器的速度。搭建了基于SoPC技术的嵌入式验证平台,在Nios处理器的控制下能快速高效地完成对BCH编译码算法的验证,具有测试环境可配置、测试向量覆盖率高、测试流程智能化的特点。
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关键词
并行化
BCH
FPGA
优化
SOPC
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Keywords
parallelization
BCH
FPGA
optimization
SoPC
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分类号
TP391
[自动化与计算机技术—计算机应用技术]
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