可用于HEVC视频编码器的混合输入DCT变换器设计

针对帧间预测重构时,因编码树单元(CTU)尺寸增大和划分层次增加,完成全部变换块变换所需要的时钟周期显著增多的问题,提出一种既可以实现单一变换块的变换与反变换,又可以对尺寸为32 px×32 px、基于高效视频编码标准(HEVC)四叉树划分的混合块进行变换与反变换的硬件架构.采用多层次蝶形架构与混合矩阵乘法器对混合输入数据进行逐级分解并运算.实验结果显示,其数据流动与单一变换块一致.在Altera的Stratix III器件下综合工作频率为189.47 MHz;在Synopsys的SAED 90-nm器件库下用逻辑综合工具(DC)综合工作频率为140 MHz,逻辑门数为1.30×10^(5);混合块变换每个时钟始终可以处理32点数据.

一种HEVC编码器重构模块全流水架构设计

视频编码的重构是新一代视频编码标准(High Efficiency Video Coding,HEVC)的重要模块,通过对预测后的残差数据进行变换、量化等操作,能够大幅度地提高编码效率。由于重构过程必须与解码过程相同,所以要符合HEVC编码标准,且帧内块重构必须用到左侧与上侧块的重构数据,而这必然会引起流水线时常断流。因此,硬件重构时无法实现相邻块流水处理,限制了提升硬件处理单元工作效率的途径。本文提出一种YUV分量交叉变换的硬件架构,可有效提高硬件资源的利用率。综合结果显示,和现有架构相比,新架构在计算速度、时序紧凑性以及资源消耗上有较大优势。

一种HEVC高速并行的DCT架构

离散余弦变换(Discrete Cosine Transform,DCT)是新一代视频编码标准(High Efficiency Video Coding,HEVC)中的重要模块之一,有着去除空间冗余,有效压缩图像信息的功能。为了适应多尺寸变换与适应超清视频信号实时编码处理的问题,提出一种基于FPGA的高速变换架构,它能高效处理各种变换尺寸的DCT运算过程,各尺寸变换都通过蝶形算法与利用移位求和代替常规乘法器实现,以降低逻辑资源的消耗。综合结果显示,与现有算法相比,本文架构在计算速度、吞吐率和资源消耗上有较大优势。在Altera的Stratix IV器件下综合工作频率为217 MHz,可支持30帧/秒4096×2160分辨率的超高清视频信号的实时处理。