基于自适应控制技术,在宽带捷变频频率合成器的设计方案中同时引入自动调节滤波电路和带温度预校准功能的自动电平控制电路,有效降低了输出信号杂散,提高了输出信号的功率平坦度,相比传统的利用分段滤波方式实现的宽带频率源,减小了模...基于自适应控制技术,在宽带捷变频频率合成器的设计方案中同时引入自动调节滤波电路和带温度预校准功能的自动电平控制电路,有效降低了输出信号杂散,提高了输出信号的功率平坦度,相比传统的利用分段滤波方式实现的宽带频率源,减小了模块体积。文中不仅详细介绍了这2个电路的实现过程,还从易于工程实现的角度出发,着重介绍了一些能有效降低调试工作量的方法。设计所得的频率合成器输出频率1 000 MHz^1 900 MHz,步进2 MHz,在–45℃^+85℃的温度范围内,实现了杂散抑制优于–70 d Bc,输出功率10 d Bm±0.3 d Bm的技术指标。展开更多
针对数字锁相技术相位噪声的构成和特性进行了探讨与研究,并在对比传统单环锁相方案的基础上,介绍了一种基于晶振倍频信号作为参考进行鉴相的低相噪频率合成器。经测试,传统锁相方案在输出6 480 MHz时,相位噪声为?109.1d B/Hz@10 k Hz...针对数字锁相技术相位噪声的构成和特性进行了探讨与研究,并在对比传统单环锁相方案的基础上,介绍了一种基于晶振倍频信号作为参考进行鉴相的低相噪频率合成器。经测试,传统锁相方案在输出6 480 MHz时,相位噪声为?109.1d B/Hz@10 k Hz。而本文设计的低相噪频率源在使用同样的参考晶振、锁相环芯片以及压控振荡器的情况下,输出相同频率时,相位噪声相比传统方案改善了约8 d B。展开更多
通过锁相环电路(PLL),不仅将外部系统提供的具有高频率准确度但相位噪声较差的主时钟信号转化为高频率准确度、低相位噪声的内部时钟信号,同时也满足了内外部系统的相参要求。通过仿真和测试,重点分析了锁相环电路中环路滤波器的环路带...通过锁相环电路(PLL),不仅将外部系统提供的具有高频率准确度但相位噪声较差的主时钟信号转化为高频率准确度、低相位噪声的内部时钟信号,同时也满足了内外部系统的相参要求。通过仿真和测试,重点分析了锁相环电路中环路滤波器的环路带宽对输出信号相位噪声的影响。测试结果显示,当环路带宽为100 Hz时,锁相环的输出信号在偏离载波1 k Hz处的相位噪声与其内部振荡器在此处的相位噪声基本一致;而当环路带宽为500 Hz时,输出信号在偏离载波1 k Hz处的相位噪声会由于环路影响,相比内部振荡器产生8 d B左右的恶化。设计所得时钟源在输出100 MHz信号时,其相位噪声优于-147 d Bc/Hz@1 k Hz,相比外部参考时钟信号改善了12 d B,并且其频率准确度可达1×10-9。展开更多
文摘基于自适应控制技术,在宽带捷变频频率合成器的设计方案中同时引入自动调节滤波电路和带温度预校准功能的自动电平控制电路,有效降低了输出信号杂散,提高了输出信号的功率平坦度,相比传统的利用分段滤波方式实现的宽带频率源,减小了模块体积。文中不仅详细介绍了这2个电路的实现过程,还从易于工程实现的角度出发,着重介绍了一些能有效降低调试工作量的方法。设计所得的频率合成器输出频率1 000 MHz^1 900 MHz,步进2 MHz,在–45℃^+85℃的温度范围内,实现了杂散抑制优于–70 d Bc,输出功率10 d Bm±0.3 d Bm的技术指标。
文摘针对数字锁相技术相位噪声的构成和特性进行了探讨与研究,并在对比传统单环锁相方案的基础上,介绍了一种基于晶振倍频信号作为参考进行鉴相的低相噪频率合成器。经测试,传统锁相方案在输出6 480 MHz时,相位噪声为?109.1d B/Hz@10 k Hz。而本文设计的低相噪频率源在使用同样的参考晶振、锁相环芯片以及压控振荡器的情况下,输出相同频率时,相位噪声相比传统方案改善了约8 d B。
文摘通过锁相环电路(PLL),不仅将外部系统提供的具有高频率准确度但相位噪声较差的主时钟信号转化为高频率准确度、低相位噪声的内部时钟信号,同时也满足了内外部系统的相参要求。通过仿真和测试,重点分析了锁相环电路中环路滤波器的环路带宽对输出信号相位噪声的影响。测试结果显示,当环路带宽为100 Hz时,锁相环的输出信号在偏离载波1 k Hz处的相位噪声与其内部振荡器在此处的相位噪声基本一致;而当环路带宽为500 Hz时,输出信号在偏离载波1 k Hz处的相位噪声会由于环路影响,相比内部振荡器产生8 d B左右的恶化。设计所得时钟源在输出100 MHz信号时,其相位噪声优于-147 d Bc/Hz@1 k Hz,相比外部参考时钟信号改善了12 d B,并且其频率准确度可达1×10-9。
