基于半实物仿真的信道编译码性能验证系统

依据DVB-S标准的高斯信道下对RS(204,188)+CC(2,1,7)+卷积交织级联编译码算法性能评估时,发现基于Matlab软件搭建通信系统仿真模型时,在信源数据量偏大时,获取完整级联编译码算法系统的仿真结果需要耗费几十分钟甚至几个小时。为实现快速获取级联编译码在不同信噪比下的性能分析验证,将FPGA技术与上位机软件相结合,设计了基于半实物仿真的编译码性能验证系统。系统测试及分析表明,级联编译码硬件板级实测性能与Matlab仿真性能保持在误差范围0.5dB内,信源长度为10010624bit时,在30s内即可完成单次性能仿真与数据上传,可靠性与实时性好,可用于信道编译码性能分析验证研究。

核辐射探测器前端高斯成形电路研究与改进

核电子学领域中合理搭建并优化核探测器信号读出电路对于高分辨率能谱测量系统的性能起着至关重要的影响作用。主要针对核探测器输出核脉冲信号高斯成形电路方法展开分析,利用Multisim软件建立电路模型,在对比传统CR-(RC)^m与Sallen-Key滤波成形电路仿真结果后改进出一套新型(SK)-(RC)混合滤波成形电路。该电路在成形效果良好的情况下与采用经典滤波器的信号调理电路相比结构更加优化,对核信号处理及核仪器研制有一定参考价值与指导意义。