一种电流失配自适应补偿宽带锁相环设计

针对宽带自偏置锁相环(PLL)中存在严重的电荷泵电流失配问题,提出了一种电流失配自适应补偿自偏置锁相环。锁相环通过放大并提取参考时钟与反馈时钟的锁定相位误差脉冲,利用误差脉冲作为误差判决电路的控制时钟,通过逐次逼近方法自适应控制补偿电流的大小,逐渐减小鉴相误差,从而减小了锁相环输出时钟信号抖动。锁相环基于40 nm CMOS工艺进行设计,后仿真结果表明,当输出时钟频率为5 GHz时,电荷泵输出噪声从-115.7 dBc/Hz@1 MHz降低至-117.7 dBc/Hz@1 MHz,均方根抖动从4.6 ps降低至1.6 ps,峰峰值抖动从10.3 ps降低至4.7 ps。锁相环输出时钟频率为2~5 GHz时,补偿电路具有良好的补偿效果。

一种12 bit 200 MS/s低功耗SAR-TDC ADC

为了满足低电压条件下高速高精度采样需求,设计了一种电压-时域两级混合结构流水线模数转换器(ADC)。该流水线ADC的第一级逐次逼近型(SAR)ADC将电压转换为8 bit数字,残差电压变换为时域延时信息后,第二级4.5 bit时间数字转换器(TDC)将延时转换,最终校准输出,实现12 bit精度转换。通过采用多电压供电、改进残差电压转移和放大器结构,以及优化时间判决器,提升了ADC的动态性能和采样速度,降低了采样功耗。该ADC基于40 nm CMOS工艺设计和仿真。采样率为200 MS/s时,功耗为9.5 mW,动态指标SNDR、SFDR分别达到68.4 dB、83.6 dB,优值为22 pJ·conv^(-1)·step^(-1),能够满足低功耗高速采样的应用需求。

一种-62.3 dBc参考杂散6 GHz低功耗锁相环

采用高匹配电荷泵电路和高精度自动频率校准(AFC)电路,设计了一种低功耗低参考杂散电荷泵锁相环。锁相环包括D触发鉴频鉴相器、5 bit数字可编程调频LC压控振荡器(VCO)、16~400可编程分频器和AFC模块。采用高匹配电荷泵,通过增大电流镜输出阻抗的方法,减少电荷泵充放电失配。同时,AFC电路采用频段预选快速搜索方法,实现了低压控增益LC VCO精确频带锁定,扩展了振荡频率范围,且保持了较低的锁相环输出参考杂散。锁相环基于40 nm CMOS工艺设计,电源电压为1.1 V。仿真结果表明,电压匹配范围为0.19~0.88 V,振荡频率范围为5.9~6.4 GHz,功率小于6.5 mW@6 GHz,最大电流失配小于0.2%@75μA;当输出信号频率为6 GHz时,输出相位噪声为-113.3 dBc/Hz@1 MHz,参考杂散为-62.3 dBc。

一种高精度8TSRAM存储阵列存内计算电路

为解决传统“冯·诺依曼”架构功耗墙瓶颈,提升人工智能应用中点乘求和计算能效,设计了一种基于8T静态随机存储器阵列的存内计算电路,可有效解决“内存墙”问题。通过对存储单元的偏置电压设计来稳定充放电电流,可改善位线放电线性度,提高计算准确性。同时,在保证放电电流相同的前提条件下,减少了模数转换器(ADC)阈值编码,存储阵列的面积明显减小。电路基于65 nm CMOS工艺设计,通过8×72存储阵列的并行计算结构完成了64 Byte二进制点乘累加计算功能。仿真结果表明,在3位ADC输出、8 bit比较输出模式下,使用0.8、1.2 V的核心电源电压和250 MHz的时钟频率,可达到每比特1.69 GOPS/W的计算能效。与理论值基线相比,计算输出的平均计算偏差最大为1.05%,有效提高了计算准确率,并减小了电路面积。

一种具有分段式DEM的二阶噪声整形SAR ADC

设计了一种具有分段式动态元件匹配(DEM)的高分辨率、低功耗噪声整形SAR ADC。该电路实现了具有无源增益的二阶噪声整形滤波器,从而增强了噪声整形能力。此外,提出了一种分段式动态元件匹配电路来解决由DAC电容失配引起的谐波失真问题,以进一步提高ADC的信噪失真比(SNDR)。仿真结果表明,在4 MS/s的采样速率和40倍过采样率(OSR)的情况下,所设计的噪声整形SAR ADC的信噪失真比达到91.1 dB。当电源电压为1.8 V时,该ADC的功耗仅为231μW,并实现了174.5 dB Schreier优值(FOM)。

一种自适应可重构宽带低抖动锁相环时钟

为满足不同速率的串行收发数据采样需求,基于可重构电荷泵阵列设计了一种低抖动宽带锁相环时钟。根据锁相环倍频系数,自适应匹配电荷泵阵列输出电流,实现了较宽频率变换的低抖动输出时钟。锁相环时钟采用40 nm CMOS工艺设计,面积为367.227*569.344μm^(2)。测试结果表明,锁相环调谐范围为1~4 GHz,输出时钟均方根抖动为3.01 ps@1.25 GHz和3.98 ps@4 GHz,峰峰值抖动小于0.1UI。

一种延时自校准数字时间转换器电路设计

为了校准由于工艺波动导致的数字时间转换器输出延时变化,提出了一种新型的自校准数字时间转换电路。电路由放大器、钟控比较器、数字时间转换器、时间电压转换电路及逻辑控制电路构成。校准电路在数字时间转换器每级延时单元增加电容阵列进行最大延时校准,通过时间电压转换电路将信号最大输出延时转换为电压,再将转换电压与校准电压的差值进行放大,放大后的结果经过比较器进行比较,比较结果通过控制电路调整延时单元负载电容大小,从而精确调整数字时间转换器的最大延迟,实现了数字时间转换器最大输出延时的自适应校准。数字时间转换器基于40 nm CMOS工艺设计,电源电压为1 V,输入时钟最高为200 MHz,在校准电压为650~860 mV范围内,实现了0.578~1.466 ns的数字时间转换器的最大输出延时校准,校准误差不超过1.25%。