基于DSP Builder的改进型序列生成器设计

针对普通线性反馈移位寄存器(LFSR)产生的序列的线性复杂度太小,难以经受线性逼近攻击的问题;在详细研究序列密码设计理论的基础上,对常规LFSR进行了改进,提出了基于FPGA的利用3个改进型LFSR进行非线性组合构成一个序列生成器的方法,并用DSP Builder完成了系统的总体设计,调用QuartusⅡ进行综合和仿真,最后下载到EP2C35F672C6中进行实测验证;软件仿真和实测结果均表明这种序列生成器产生的序列密码具有很高的强度和抗破译能力。

一种基于CORDIC算法的复乘模块设计及其FFT应用

FFT中复数乘法实现的一般做法是将旋转因子的值预先存放在指定的ROM内。这不仅占用大量的FPGA内部资源,也不利于变换速度和精度的提高。基于CORDIC算法,设计了一种能实时计算旋转因子值的高效复乘模块,在节约ROM资源的同时,兼顾速度与精度的需要,很好地解决了上述问题。理论论证和仿真结果均表明,该设计可行,具有一定的实际意义和应用前景。

基于城市征收交通拥堵费技术的研究

近年来,我国经济发展迅速,私家车数量急剧增加,直接导致城市交通拥堵现象愈演愈烈。虽然各个城市采用了多种手段进行疏导和治理,但交通阻塞现象仍呈现常态化。这也在某种程度上影响了经济发展。面对此种情况,城市征收交通拥堵费应运而生。这项法规需要广大市民支持,同时也需要技术人员提供相应的技术来支持。

基于DSP Builder的巴克码检出设计及FPGA实现

巴克码是最常用的帧同步码组。为了实现巴克码组的有效检出,利用DSP Builder设计了一种新的13位巴克码识别器电路。在Matlab/Simulink中对设计的电路进行了纯数字仿真,然后将设计的系统载入到FPGA芯片中,运用硬件在回路仿真技术进行半实物仿真。结果表明,基于DSP Builder设计的巴克码检出电路简单易行、稳定可靠,达到了预期的要求。

雷达目标干扰调制信号的FPGA实现

用VHDL语言在QuartusⅡ环境下对雷达干扰调制信号的产生进行设计;将FPGA实现的功能分为数字噪声模块、调制波形模块和角度包络模块,详细给出设计过程;经过仿真和硬件测试,实现了雷达目标干扰调制信号的输出;研究表明该系统方便控制,容易修改,并且能移植到其它目标模拟器,对干扰调制信号的设计有一定的借鉴意义。

拥堵费收取方案设计

拥堵费收取方案的落实,可以帮助广大司机们及时了解各路段拥堵情况,并根据自己的实际情况选择合适的路线。本方案以单片机为控制核心,从技术角度提出征收拥堵费的方案,并分析征收拥堵费的可行性,尽量以公平,易操作和可使人们接受的收费方法完成。控制中心可以通过手机APP和定位系统向司机传送拥堵信息,从而让司机们选择合适路段出行。