FPGA的可配置卷积运算单元的设计与实现

提出了一种新的可配置卷积运算单元结构设计。该结构通过配置寄存器的信息实现重新配置卷积运算单元的电路结构,达到卷积运算单元电路复用的目的。本文以该结构为基础,设计并实现了卷积运算单元电路。对于ResNet-50网络模型,两张图片同时加速处理的时钟周期数比两张图片依次加速处理的时间周期数减少了10.26%;对于ResNet-101网络模型,两张图片同时加速处理的时钟周期数比两张图片依次加速处理的时间周期数减少了9.95%。