一种高效16位有符号数乘法器设计

为了进一步优化乘法器的性能,提高乘法运算单元的运算速率,本文基于Radix 4 Booth算法和Wallace树压缩结构提出了一种改进的16位有符号数乘法器。其特点包括优化Radix 4 Booth编码方式,有效减小部分积选择电路的面积;改进部分积计算过程,通过优化取反加1的方法直接生成被乘数的相反数,同时采用经典的符号位补偿算法使得部分积阵列变得规整易压缩;提出一种新型42压缩器,采用单个全加器处理压缩器的中间进位,针对每行部分积不同的数据特征,细化处理了Wallace树压缩结构,提高了部分积的压缩效率。基于SMIC 180 nm标准单元库进行了综合与验证,结果表明本文所设计的乘法器关键路径延时为3.94 ns,面积为16246μm^(2),相比于现有的乘法器,本文乘法器的运算速率和综合性能都得到显著提升。

面向寄存器传输级设计阶段的高效高精度功耗预测模型

功耗已成为电路设计的关键性能目标之一,现有商业工具PrimeTime PX(PTPX)的功耗预精度高,但是运行时间长,且仅面向已经生成网表的逻辑综合或者物理实现阶段。因此,降低功耗分析时间,且前移功耗预测在芯片设计中的环节变得尤为重要。该文提出一种面向千万门级专用集成电路(ASIC)的寄存器传输级(RTL)功耗预估方法,可在RTL设计阶段实现快速且准确的周期级功耗预测:根据输入信号的功耗相关性原则使用基于平滑截断绝对偏差惩罚项(SCAD)的嵌入法对输入信号自动筛选,从而解决大信号特征输入数量对预估性能的影响;通过时序对准方法对仿真波形数据进行校正,解决了sign-off级功耗与RTL级仿真波形之间的时序偏差问题,有效提升了模型预测的精度;建立了仅拥有两个卷积层和1个全连接层的浅层卷积神经网络模型,学习相邻位置和相邻时间上的信号活动与功耗的相关性信息,充分降低部署开销,使训练速度得到显著提高。该文使用开源数据集、28 nm工艺节点的3×10^(7)门级工业级芯片电路作为测试对象,实验结果表明,功耗预测结果和物理设计后PTPX分析结果相比,平均绝对百分比误差(MAPE)小于1.71%,11k时钟周期的功耗曲线预测耗时不到1.2 s。在场景交叉验证实验中,模型的预测误差小于4.5%。