一种用于采保电路的宽带高增益放大器的设计

分析了跨导运算放大器的电路结构,采用两级放大电路,考虑到全差分结构中要使用共模反馈,用共源共基和共源共栅电路来实现电路的设计。同时对部分性能指标进行了优化,其中包括增益非线性引入的误差和不完全建立误差。设计了一种宽带高增益跨导放大器,利用0.35μm Bi CMOS工艺条件下,Spectre仿真得到运算放大器的开环增益大于60 dB,单位增益带宽可达2.1 GHz,输出摆幅能达到1.5 V。

∑-Δ调制器的六阶噪声整形算法

文章介绍了SDMADC的单一环路和MASH两种结构的优缺点。通过对过采样理论和噪声整形原理的分析,来满足设计的要求推导出六阶MASH算法。为了降低过采样率,同时提高调制器的动态范围和信噪比,可以采用增加积分器的个数,考虑合理的级数,采用三级MASH(2-2-2)结构,采用单比特量化,通过增加调制器的阶数,来满足设计的要求。采用MATLAB进行了仿真,提供一种Sigma-Delta ADC在算法设计中的解决方案。

一个3位flash ADC核设计

用CMOS反相器作比较器设计了一个3位的高速低功率flash ADC核。该ADC核可以应用到分级型和流水线型结构的ADC中,实现更高的转换位数。该3位ADC核采用Choudhury等人提出的编码方案,解决了高速ADC的编码电路问题。采用SMIC的0.35μm/3.3CMOS工艺模型,用Candence软件进行仿真,该3位ADC速度高达2Gsps,在该速度下具有0.56mW的低功率。

一种用于高速流水线ADC的时钟管理器

文章设计了一种用于高速流水线ADC的时钟管理器,该电路以延迟锁相环(DLL)电路为核心,由偏置电路、时钟输入电路、50%占空比稳定电路和无交叠时钟电路构成。该电路用0.35μmBiCMOS工艺条件下cadence spectre仿真。由测量结果可知,时钟管理器可以实现70MHz^300MHz有效输出。在250MHz典型频率下测得峰值抖动为16ps,占空比为50%,功耗为47mW。仿真结果表明该时钟管理器具有高速度、高精度、低功耗的特点,适用于高速流水线ADC。

一种三端可调电压基准设计

文章提出了一种基于传统带隙基准电压源,具有良好热稳定性的三端可调分流电压片外基准源,利用内部2.5V的基准电压,使用分压电阻对输出形成深度负反馈,使输出电压可以稳定在2.5V～30V宽范围内调节。用4μm 45V Bipolar工艺,利用Cadence Spectre工具来仿真,在宽范围负载电流条件下,输出电压连续可调,并且具有很好的温度特性。