用于RTC的32.768 kHz晶振电路的设计

介绍了用于 RTC 的32.76kHz 集成晶体振荡电路的设计方法,采用负阻分析方法分析了电路的振荡条件,基于0.25μm工艺参数设计了32.768kHz 晶体振荡电路,并使用 Spectre 对所设计的电路进行了仿真。

250MHz时钟产生电路中低抖动锁相环的仿真与设计

提出了一种基于行为级的锁相环(PLL)抖动仿真方法.分析了压控振荡器的相位噪声、电源和地噪声以及控制线纹波对输出抖动的影响.采用全摆幅的差分环路振荡器、全反馈的缓冲器以及将环路滤波器的交流地连接到电源端等措施,减小了PLL的输出抖动.给出了一个采用1st silicon 0.25μm标准CMOS工艺设计的250 MHz时钟产生电路中低抖动锁相环的实例.在开关电源和电池供电2种情况下,10分频输出(25 MHz)的绝对抖动峰峰值分别为358 ps和250 ps.测试结果表明该行为级仿真方法可以较好地对PLL的输出抖动做出评估.

用于无绳电话的45/48 MHz 接收机锁相环频率合成器

设计了用于无绳电话的45/48 MHz 接收机锁相环频率合成器,电路采用0.35μm CMOS 工艺,整数分频方式,外接 LC 谐振回路来调节环路工作在34 MHz、37 MHz两个频段,每个频段包括20个信道,间隔25k为一个信道,本文用 SMIC 0.35μm CMOS 工艺参数对所设计的频率合成器进行了仿真,仿真结果表明:在电荷泵充放电电流为1mA 时,整体电路工作电流小于2.5mA,spur 小于—60dBc,锁定时间小于3ms。

锁相环时域抖动的分析与仿真

分析造成锁相环时域抖动的原因的基础上,提出了一种时域抖动的仿真方法,用于确定锁相环的输出短期抖动和经过分频器后的长期抖动.