级联PA的效率优化策略及其在55nm CMOS E波段PA中的应用

根据多级功率合成功率放大器(PA)的功率附加效率(PAE)公式,对效率进行理论计算分析,得出了以下效率优化策略:在级联功率合成功放的最后一级放置功率分配器可以提供最优的整体PAE,优化最后一级有源或无源器件对整体PAE的改善最为显著。根据上述策略,从有源器件效率、增益效率比和无源器件插入损耗这三个参数出发,对PA的最后一级做了具体优化。采用55 nm CMOS工艺设计了一款E波段PA,实现了24%的峰值PAE,26 dB的峰值增益,7.2 GHz的3 dB带宽,14.1 dBm的饱和输出功率和11.3 dBm的1 dB压缩点输出功率。

UHF RFID阅读器中的堆叠式CMOS LNA设计

提出了一种基于0.25μm标准CMOS工艺,可用于UHF RFID(超高频射频识别)阅读器前端的低噪声放大器。根据低噪声放大器的匹配、噪声和增益分析,结合射频识别系统的理论计算,提出堆叠器件的电路结构达到电流复用,以降低功耗并保证增益。测试结果表明,在2.5 V供电时,放大器可以提供约26.3 dB的前向增益,噪声系数约为1.9 dB,放大电路从电源电压上抽取5.8 mA左右的工作电流,反向隔离度达到-40 dB,放大器的IIP3约为-15 dBm。

UHF RFID接收机中混频器的IP2/IP3性能改进

根据UHF射频识别的应用、结合提出的接收前端结构,对所需的射频前端中混频器线性度要求做出分析,给出了决定IP2、IP3值的因素。在不影响系统噪声性能的条件下,提出了基于共模信号反馈、复用补偿电流路径的IP2改进办法;源极负反馈,低输出阻抗的IP3改进办法。混频器采用UMC0.18μm RF CMOS工艺实现,在3.3 V供电、抽取8.7 mA电流条件下,采用带外线性度的测试办法,测得23个样品的IP3平均值为15 dBm;采用FIB断开校正电路的试验表明,混频器的IP2有明显的提升(从37 dBm到52 dBm)。

零中频UHF RFID接收机中的低噪声放大器设计(英文)

介绍了一个基于0.18μm标准CMOS工艺,可用于零中频UHF RFID(射频识别)接收机系统的900MHz低噪声放大器.根据射频识别系统的特点与要求对低噪放的结构、匹配、功耗和噪声等问题进行了权衡与分析,仿真结果表明:在1.2V供电时放大器可以提供20.8dB的前向增益,采用源端电感实现匹配并保证噪声性能,噪声系数约为1.1dB,放大器采用电流复用以降低功耗,每级电路从电源电压上抽取10mA左右的工作电流,并使反向隔离度达到-87dB.放大器的IP3为-8.4dBm,1dB压缩点为-18dBm.

基于LDPC编码及LS估计的OFDM系统

OFDM具有并行数据传输与子信道交叠的特性,在无线局域网、HDTV中得到广泛应用。LDPC作为一种具有良好纠错能力的分组编码方案,性能几乎接近Shannon极限。本文给出一个基于LDPC编码,线性LS信道估计的OFDM系统,兼有两者的优点。

UHF RFID阅读器中优化小数频率综合器设计

给出了一个采用0.18μm CMOS工艺实现,基于三阶、三比特增量-总和调制技术,用于单片超高频射频识别阅读器的小数分频频率综合器。根据所采用的直接变频收发机结构特点及EPCglobal C1G2、ETSI协议的射频部分规范,确定阅读器本地振荡源相位噪声指标要求。测试结果表明:通过配置调制器的噪声传递函数零点,可使该频率综合器200 kHz频偏处的相位噪声得到有效抑制;当从1.8 V电源电压上抽取9.6 mA电流时,距离900 MHz测试中心频率200 kHz、1 MHz频偏处的相位噪声分别为-103与-132 dBc/Hz。

超高频射频识别阅读器的高线性低噪声前端

根据超高频段射频识别的协议要求、结合论文所提出的正交直接变频无线收发机架构,对阅读器接收路径所需的系统噪声系数、输入线性度要求做出分析。给出了同时具有低噪声系数、高线性度特点的三级紧凑式射频前端,该电路能够承受标签背散射机制所引起的大信号带内自阻塞干扰。电路采用IBM 0.18μm CMOS 7RF工艺制作,当从3.3V的电源电压上抽取6.9mA电流时,该射频前端可以获得13dBm的输入线性度与23 dB的最大噪声系数。

基于低压电力线载波的电参数测量

本文给出了一个基于低压电力线载波技术的电参数测量仪的硬件系统。系统使用电力线、CS5460A电参数测量芯片、SC1128扩频调制解调器及AT2051单片机等设备实现其功能。

一种带输出缓冲的低温度系数带隙基准电路

基于TSMC0.18μm标准CMOS标准工艺，提出了一种低温度系数，宽温度范围的带隙基准电压电路，该电路具有高电源抑制比，启动快及宽电源电压工作区域的优点，由于具备输出缓冲，可提供较低的输出阻抗及较高的电流负载能力。电路在-40℃到＋110℃的温度变化范围内，基准电压为2.3020V±0.0015V，温度系数仅为7.25×10^-6/℃（-40℃到＋110℃时），PSRR为64dB（11kHz处），电源电压变化范围为1.6-4.3V，输出噪声为5.018μV/√Hz（1kHz处）。

一种可重构的24bitΣ-Δ调制器的设计

给出了一种仅用加法器和移位器实现的、适用于嵌入式FPGA应用的,可重构的Σ-Δ调制器设计。它能够被设置为3阶或5阶,并可支持不同字长(16-/18-/20-/24-bit)的PCM数据输入。过采样率为128时,经仿真验证在3阶和5阶的情况下最大信噪比分别可以达到110dB和150dB,精度为18bit和24bit,可以应用于CD,SACD和DVD等不同格式的音频解调中。

433MHz ASK接收机射频前端版图设计

设计了一款433 MHz ASK接收器射频前端电路(包括低噪声放大器和混频器)的版图。射频段电路对寄生效应特别敏感,设计对版图的复杂程度、面积以及由版图造成的寄生进行折中,最大程度地降低寄生对电路的影响。针对低噪声放大器电路对噪声以及混频器电路对于对称性的高要求,着重阐述了设计中对噪声的处理和实现对称性的方法。采用UMC 0.18μm工艺库进行设计和流片。将后仿真及流片测试结果与前仿真结果进行对比,得出该设计能够较好地维持原电路性能,满足系统设计要求。

基于MATLAB的新型Pipeline ADC的建模和仿真

在MATLAB/Simulink的平台上,设计并实现了一种新的10bit Pipeline ADC的系统仿真模型。针对2bit,共9级的结构的精度不足以及4bit首级结构的功耗较大的特点,提出了一种首级3bit,共8级的结构。这种结构可以实现精度和功耗的平衡。经过系统仿真,在输入信号为10MHz,采样时钟频率为40MHz时,系统最大的SNR=60.6dB,SFDR=82.177dB。创建的系统模型可为ADC系统中的误差和静态特性研究提供借鉴。

单片UHF RFID阅读器中VCO及其预分频器设计

提出了一种应用于860～960MHz UHF波段单片射频识别(RFID)阅读器的低相位噪声CMOS压控振荡器(VCO)及其预分频电路。VCO采用LC互补交叉耦合结构,利用对称滤波技术改善相位噪声性能,预分频电路采用注入锁定技术,用环形振荡结构获得了较宽的频率锁定范围。电路采用UMC0.18μm CMOS工艺实现,测试结果表明:VCO输出信号频率范围为1.283～2.557GHz,预分频电路的频率锁定范围为66.35%,输出四相正交信号。芯片面积约为1mm×1mm,当PLL输出信号频率为895.5MHz时,测得其相位噪声为-132.25dBc/Hz@3MHz,电源电压3.3V时,电路消耗总电流为8mA。

射频识别阅读器中信道选择滤波器的设计

基于IBM0.18μm标准CMOS工艺,设计了一种适用于UHF RFID（Radio Frequency Identification）阅读器的信道选择滤波器。这种滤波器和其他结构滤波器相比,可以获得更高的线性度和更好的噪声特性。设计中,低通滤波器截止频率0.3~1.3 MHz范围内可调。当截止频率设置为900 kHz时,带内增益稳定在0 dB,在1.8 MHz频率处具有大于49 dB的幅度衰减。

用于无线局域网的双频段低噪声放大器

采用0.18μmCMOS工艺设计并制造了一款新型的应用于无线局域网的双频段低噪声放大器。设计中,通过切换输入电感和负载电感,来使电路分别工作在2.4GHz和5.2GHz频段。在1.8V的电源电压下,在2.4GHz和5.2GHz两个频段上,其增益分别达到了11.5dB和10.2dB,噪声系数分别是3dB和5.1dB。芯片总面积是0.9mm×0.65mm。

用于射频识别阅读器的并行放大求和结构对数放大器

基于IBM0.18μm标准CMOS工艺,设计了一种并行放大求和结构对数放大器(parallel-amplification parallel-summation logarithmic amplifier:PPLA)。该结构克服了连续检波式对数放大器(SDLA)延时长、易自激的缺点,在实现大动态范围的同时,无需反馈环路来稳定。该放大器应用于射频识别阅读器的ASK解调电路中,将大动态范围的输入信号压缩到接收机可以接收的范围。整个并行放大求和对数放大器获得70dB的动态范围、1MHz带宽、19mW功耗。

WLAN中带ESD保护的低噪声放大器设计

介绍了一个基于IBM0.18μmCMOS工艺,用于无线局域网(WLAN)IEEE802.11a的带ESD保护电路的低噪声放大器(LNA)。通过分析电感负反馈共源共栅放大器的输入阻抗、增益和噪声系数,以及ESD保护电路对低噪声放大器性能的影响,对该5GHz低噪声放大器进行设计和优化。测试结果表明,当电源电压为1.8V时,消耗电流为6.5mA,增益达到10dB,输入匹配达到-18dB,噪声为4.29dB,线性度IIP3为4dBm。

低功耗流水线ADC中多阈值比较器的设计

采用IBM0.13μm CMOS工艺,设计了适用于80MS/s流水线结构A/D转换器的比较器。电路使用全差分动态锁存结构,在Lewis-Gray结构的基础上,保留比较器阈值和输入差分管尺寸之间的线性比例关系,改进复位和输出电路结构,降低了设计复杂度和功耗,减小了面积。通过细致的版图考虑,实现了7种不同阈值电压的比较器,失调小于13mV,最大面积为25μm×13μm,最高工作频率达500 MHz;80MS/s工作时,功耗最大仅为63μW,低于Lewis-Gray结构的比较器。

UHF RFID阅读器中低噪声Σ小数频率综合器的设计

采用0.18μmRF CMOS工艺结合EPC C1G2协议和ETSI规范要求,实现了一种应用于CMOS超高频射频识别阅读器中的低噪声ΔΣ小数频率综合器。基于三位三阶误差反馈型ΔΣ解调器,采用系数重配技术,有效提高频率综合器中频段噪声性能;关键电路VCO的设计过程中采用低压差调压器技术为VCO提供稳定偏压,提高了VCO相位噪声性能。多电源供电模式下全芯片偏置电流为9.6mA,测得在中心频率频偏200kHz、1MHz处,相处噪声分别为-108dBc/Hz和-129.8dBc/Hz。

一种多频多模接收机低功耗信道选择滤波器

基于GSMC 0.18μm RF CMOS工艺,实现了一种8阶有源RC信道选择滤波器,其截止频率在200kHz～10MHz范围内可调,能覆盖GSM,UHF RFID,TD-SCDMA,IEEE 802.11a/b/g等不同频段。提出一种增益带宽积可变的运算放大器,以优化不同模式下的功耗。正交两路信道选择滤波器的芯片尺寸为1.5mm×0.36mm。测试结果表明,在1.8V电源下,滤波器消耗8.6mA,4mA和2.6mA电流,等效输入噪声为20nV/Hz～(1/2),输入3阶交调为15dBm。