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题名基于神经网络的逻辑门NBTI退化建模与计算
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作者
卿健
张珀菁
郭海霞
李小进
孙亚宾
石艳玲
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机构
华东师范大学电子工程系
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出处
《微电子学》
CAS
北大核心
2019年第5期713-717,共5页
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基金
国家自然科学基金资助项目(61574056,61204038)
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文摘
提出了基于神经网络的逻辑门退化延迟模型。根据逻辑门延迟数据特征,采用神经网络BP算法,对仿真样本数据进行训练,获得7种基本逻辑门延迟退化计算方法以及网络模型参数。基于45nm CMOS工艺进行验证,模型计算值与Spice仿真数据的误差不超过5%。在此基础上,提出NBTI效应下的电路路径延迟退化计算流程,并编写计算程序,对基本逻辑门构成的任意组合逻辑电路(ISCAS85)进行NBTI退化分析,获得路径时序的NBTI退化量。采用该模型,可在电路设计阶段预测电路时序,为高性能、高可靠性数字集成电路的设计提供重要依据。
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关键词
NBTI效应
逻辑电路
退化延迟模型
神经网络
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Keywords
NBTI effect
logic circuit
delay degradation model
neural network
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分类号
TN402
[电子电信—微电子学与固体电子学]
TN432
[电子电信—微电子学与固体电子学]
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题名单界面陷阱对7nm P型GAAFET性能影响研究
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作者
张珀菁
李小进
禚越
孙亚宾
石艳玲
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机构
华东师范大学电子工程系上海多维信息处理重点实验室
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出处
《微电子学》
CAS
北大核心
2020年第4期569-573,578,共6页
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基金
国家科技重大专项资助项目(2016ZX02301003)
国家科学自然基金资助项目(61574056,61704056)
+1 种基金
上海扬帆计划资助项目(YF1404700)
上海市科学技术委员会资助项目(14DZ2260800)。
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文摘
采用3D TCAD软件仿真分析了单界面陷阱对7 nm P型全环栅场效应晶体管DC和AC性能的影响。研究结果表明:单个陷阱能使转移特性曲线发生严重偏移;当单界面陷阱位于沟道中心附近且陷阱能级靠近导带时,对关态电流和阈值电压的影响最大;陷阱使栅电容的相对变化量小于1%;环栅晶体管沟道长度和纳米线直径的缩小会加重陷阱对器件性能的影响,高介电常数材料的Spacer可减小陷阱引起的沟道能带弯曲程度,从而缓解陷阱对器件性能的影响。在调节器件结构参数使器件性能最大化的同时,应使陷阱对器件性能的影响最小化。
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关键词
7
nm节点
全环栅场效应晶体管
单界面陷阱
阈值电压
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Keywords
7-nm node
gate-all-around nanowire FET
single interface trap
threshold voltage
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分类号
TN432
[电子电信—微电子学与固体电子学]
TN386
[电子电信—物理电子学]
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