黄绿卷毛菇胞外多糖对南美白对虾冷藏期间品质的影响

真菌胞外多糖具有丰富的生物活性,其应用是天然多糖开发研究的热点。因此,该文以黄绿卷毛菇胞外多糖(Floccularia luteovirens exopolysaccharides,FEPS)为研究对象,测定其最低抑菌浓度与酪氨酸酶活性抑制能力,并探究复合溶液中真菌多糖浓度对南美白对虾4℃下冷藏品质的影响。结果表明:黄绿卷毛菇胞外多糖对大肠杆菌的最低抑菌浓度(minimum inhibitory concentration,MIC)为2.00 g/L,胞外多糖对酪氨酸酶活性具有一定的抑制作用,在1.5 g/L时对酪氨酸酶单酚酶和双酚酶的抑制率达到(47.67±0.49)%和(44.04±0.21)%。在南美白对虾贮藏中后期(3~12 d),1.0 g/L多糖复合液处理组在黑变程度、色泽、感官评分、挥发性盐基氮(total volatile basic nitrogen,TVB-N)含量、2-硫代巴比妥酸(thiobarbituric acid,TBA)值和菌落总数等方面,均优于其他处理组。综上,黄绿卷毛菇胞外多糖和普鲁兰多糖对南美白对虾保鲜具有协同作用,1.0 g/L多糖复合液可有效延缓南美白对虾品质的劣变速率,可将保质期延长至9 d。

一种12位低功耗电阻串架构DAC

利用分段式电阻串结构,基于CMOS工艺设计了一款12位3.4 MHz低功耗数模转换器(DAC)芯片。结合建立速度和静态性能的设计指标,确定“5+7”式分段结构,在保证建立速度的条件下考虑到电阻的失配性,实现良好的微分非线性(DNL)和积分非线性(INL)特性。后仿真结果表明,在3.4 MHz速度下,常温下DNL为0.14 LSB,INL为1 LSB,在-40~125℃下,DNL为0.6 LSB,INL为2 LSB,并且表现出-84 dB的总谐波失真(THD),以及在3 V电压下378μW的极低功耗,版图面积缩小到1.09 mm×0.91 mm。

一种16bit2.5GS/s高动态性能数模转换器设计

设计了一种高动态性能电流舵数模转换器(DAC),其满摆幅输出电流为20 mA。采用三段分段结合低位R-2R网络的混合分段结构,整个DAC仅使用了两种不同尺寸的电流源单元。采用模拟前台校准技术对这两种电流源及其比例关系进行校准,以较小的尺寸实现较高的匹配性,同时引入共源共栅MOSFET和抽血电流源进一步提高了输出阻抗,降低了差分端输出阻抗差异,最终提高了DAC的动态性能。采用TSMC 55 nm CMOS工艺进行了流片验证。测试结果表明,2.5 GS/s采样速率下、输出信号频率1.000 9 GHz时,该DAC的无杂散动态范围为62.21 dBc,噪声功率谱密度约为-154 dBm/Hz,功耗约为226 mW,芯片面积为2.5 mm×1.8 mm。

一种高速并串转换控制电路设计

串行接口常用于高速数据传输,实现多路低速并行数据合成一路高速串行数据。设计了一种高速并串转换控制电路,实现在低频时钟控制下,通过内部锁相环（PLL）实现时钟倍频和数据选通信号,最终形成高速串行数据流,实现每5路全并行数据可按照顺序打包并转换为1路高速串行编码,最后通过一个低电压差分信号（LVDS）接口电路输出。该芯片通过0.18μm CMOS工艺流片并测试验证,测试结果表明在120 MHz外部时钟频率下,该并串转换控制芯片能够实现输出速度600 Mbit/s的高速串行数据,输出抖动特性约为80 ps,整体功耗约为23 mW。

一种四通道高速高精度模数转换器设计

高速高精度模数转换器是现代数字通信系统中必不可少的器件。文中针对多通道数字通信系统,设计了一种单片集成的四通道16位120 MS/s流水线模数转换器,内部集成基准源、时钟输入缓冲器和独立的四路转换核心,通过版图的合理布局,能够确保四路模数转换的一致性以及良好的通道间的隔离度。该电路通过0.18μm CMOS工艺流片并测试验证,在120 MHz转换速度条件下,能够获得超过75 dB的信纳比,以及90 dBc以上的无杂散动态范围,通道间隔离度超过90 dB,整体功耗约1.3 W。

一种基于时间交织流水线架构的高速ADC设计

伴随着宽带雷达系统的发展,信号带宽越来越大,从而对模数转换器(ADC)的转换速度要求也越来越高。为满足宽带系统需求,需要ADC能够在数百兆甚至上GHz转换速度下实现较高精度的数据转换,这对ADC芯片设计提出了很高的要求。基于0.18μm Bi CMOS工艺,设计了一种时间交织流水线架构的超高速ADC,前端采用一个超高速高精度跟踪保持器,转换核心采用四路并行流水线时域交织工作,内部集成多相位时钟控制电路。实测结果表明:该ADC芯片在800 MS/s速度下性能良好,部分通道最高工作速度可达1.2 GS/s。

一种宽带DAC芯片中小数延时电路设计与实现

小数延时电路是高速数模转换器(DAC)中的关键电路,采用小数延迟电路能够实现高速系统链路中不同通道间延时的匹配。文中首先分析了基于Farrow结构的拉格朗日插值滤波器,其次对小数延时滤波器算法进行了原型的仿真验证,然后,采用Verilog硬件描述语言对延迟电路进行了实现并完成逻辑仿真验证,最后在55nmCMOS工艺完成了版图实现,并通过后仿真完成了芯片流片。测试结果表明在2.5 GHz外部时钟频率下,在奈奎斯特带宽内能够实现1/200采样周期精度的小数延迟性能。

应用于14bit逐次逼近型ADC的前台数字校准算法

介绍了一种应用于14bit逐次逼近型模数转换器(SARADC)的前台数字校准算法。为了减少面积并提高匹配精度,采用了电容阵列式的数模转换器(DAC)架构;为了提高ADC的信噪比,采用了差分输入的结构;而针对电容阵列中电容失配对ADC性能的影响,提出了一种可存储、可对电容误差进行纠正的前台数字算法。使用接近理想的DAC阵列对失配较大的电容阵列进行误差纠正迭代,并通过1024次的累加迭代消除了噪声,得到了真实的电容权重。在校准之后,信噪失真比(SNDR)达到了82.4dB,无杂散动态范围(SFDR)达到了93.0dB。