纳米尺度超低漏电ESD电源钳位电路研究

提出一种新型超低漏电ESD电源钳位电路。该电路采用具有反馈回路的ESD瞬态检测电路,能够减小MOS电容栅极–衬底之间电压差,降低电路的泄漏电流,抑制ESD泄放器件的亚阈值电流。65 nm CMOS工艺仿真结果表明,在电路正常上电时,泄漏电流只有24.13 nA,比传统ESD电源钳位电路的5.42μA降低两个数量级。

对表面势为基础的MOSFET片电荷模型的基本检验

本文完成了对多种表面势为基础的MOSFET片电荷(charge-sheet)模型反型层电荷和沟道电流计算的基本检验.相对于以基本的MOSFET器件物理为基础的Pao-Sah模型结果,大多数片电荷模型在不同的工作区域内都会出现不同程度的反型层电荷计算误差.为了模拟沟道电流,MOSFET片电荷模型必须使用一个半经验的沟道电流方程.这个近似会导致沟道电流方程和反型层电荷方程之间物理上的不自恰,从而使计算的沟道电流结果与Pao-Sah模型相比有近10%的误差.这些基本的检验结果表明:为了保持基本的MOSFET器件物理内容和Pao-Sah模型的高精度,以表面势为基础的片电荷模型还需要一些根本的器件物理改进和进一步的模型精度提高.

新型低泄漏防闩锁ESD钳位保护电路

提出了一种新型抗静电泄放(ESD)钳位保护电路——栅控可控硅级联二极管串(gcSCR-CDS)结构。相比传统级联二极管串(CDS)结构,新结构利用插入的SCR管减小了钳位电路的泄漏电流和导通电阻,提高了电路的抗ESD能力;利用栅控的PMOS管,提高了维持电压,抑制了闩锁效应。0.35μm标准CMOS工艺流片结果表明,该结构泄漏电流为12 nA,抗ESD能力超过8 kV。

单器件时钟负载限制竞争RAM锁存器设计(英文)

提出一种新型RAM锁存器,通过引入并行充电支路,可避免开关电流和充电速度之间的矛盾。与传统结构相比,新结构不仅能提高充电速度,而且能降低短路功耗。此外,新结构中时钟负载只有一个MOS管,能有效降低时钟功耗。Hspice仿真结果表明,新的RAM n-锁存器和p-锁存器速度分别提高12.8%和25.5%,功耗延迟积分别降低19.8%和26.9%。

SiP—实现真正意义SoC的可行途径

1 单片SoC的局限SoC问世之初，人们对它寄予厚望，憧憬着“系统芯片”的美好未来，那是上个世纪90年代的事。将近20年过去，以嵌入IP为特征的SoC，不断扩展工艺内涵，朝着实现“系统芯片”的目标努力。也许是当初人们的期望过高，也许是因为“系统”的内涵太泛，目前SoC可以实现的只能算是子系统，还没有达到在芯片上实现真正意义系统的水平。

适用于低电源电压的快速预充Flash灵敏放大器

提出一种新型快速预充Flash灵敏放大器,能够实现在低电源电压下的快速工作。采用反相器反馈控制的预充电路模块,使得预充速度得以提升。还提出新型快速预充Flash灵敏放大器的改进型,进一步使用反相器构成参考电压发生电路,取消电流源模块,从而降低功耗。新型电路在速度和功耗上有较大改善,65 nm CMOS工艺条件下仿真结果表明,相比传统结构,新结构预充速度提高15%,功耗降低14%。

高性能的标准单元库设计

从仿真和流片两个方面对标准单元库的验证方法进行了研究。在仿真方面,提出了采用静态时序分析工具和SPICE仿真工具对单元的估算值和仿真结果进行比较分析的方法来验证,同时还给出了具体的操作步骤实例。在流片验证中,提出了一种非常有效的电路结构。这种电路结构不但能够准确验证时序,还能极大地减少PAD数量;最重要的特点是:该电路能够完全避免PAD和非被测单元的引入带来的额外延迟,从而得到准确的被测单元延迟。

适用于低功耗SRAM的高速电流模式灵敏放大器(英文)

提出一种新型电流模式SRAM灵敏放大器结构。该灵敏放大器采用两级结构,通过增加一级基于锁存器结构的高速放大电路,能够快速感应位线的电流变化并放大为全摆幅信号,不仅能加快求值速度,而且电流传送器还起到隔离直流通路、减少电路直通功耗的作用。基于1.0 V/65 nm工艺的HSPICE仿真结果显示,与WTA灵敏放大器相比,该灵敏放大器速度提高17%,功耗减少86%。

高k栅介质SOI nMOSFET正偏压温度不稳定性的实验研究(英文)

对高k栅介质SOI nMOSFET器件的PBTI退化和恢复进行实验研究,并且与pMOSFET器件的NBTI效应进行比较,分析PBTI效应对阈值电压漂移、线性及饱和漏电流、亚阈摆幅和应力诱导漏电流的影响。结果显示,PBTI的退化和恢复与NBTI效应具有相似的趋势,但是PBTI具有较高的退化速率和较低的恢复比例,这会对器件的寿命预测带来影响。最后给出在PBTI应力条件下,界面陷阱和体陷阱的产生规律及其对器件退化的影响。

SOI高压器件热载流子退化研究(英文)

提出一种可以表征STI型LDMOS器件各个区域界面陷阱密度分布的测试方法——MR-DCIV,利用该方法得到包括LDMOS器件的沟道区、积累区和漂移区在内的LDMOS器件界面陷阱密度在多种热载流子应力条件下的产生退化规律。针对界面陷阱的位置对LDMOS器件电学特性的影响进行分析,结果显示,在最大衬底电流应力模式下,产生的导通电阻退化最为严重,从而揭示不同于传统MOSFET器件导致LDMOS器件热载流子退化的机理。

栅耦合型静电泄放保护结构设计

提出了一种新型栅耦合型静电泄放(ESD)保护器件——压焊块电容栅耦合型保护管.该结构不仅解决了原有栅耦合型结构对特定ESD冲击不能及时响应的问题,而且节省了版图面积,提高了ESD失效电压.0.5μm标准互补型金属氧化物半导体工艺流片测试结果表明,该结构人体模型ESD失效电压超过8kV.给出了栅耦合型ESD保护结构中ESD检测结构的设计方法,能够精确计算检测结构中电容和电阻的取值.

新型高速低功耗显式脉冲触发器电路设计

提出了两种新型脉冲触发器结构——EXPAND触发器和EXPAND-TG触发器.同传统结构相比,新结构一方面通过减小中间节点电容提高电路充放电速度,另一方面通过消除信号竞争避免直流短路电流对电路速度和功耗的影响.同其他文献报道的结构相比,新结构在功耗和速度上均有明显的改进.

Novel mixed-voltage I/O buffer with thin-oxide CMOS transistors

This paper presents a novel mixed-voltage I/O buffer without an extra dual-oxide CMOS process.This mixed-voltage I/O buffer with a simplified circuit scheme can overcome the problems of leakage current and gateoxide reliability that the conventional CMOS I/O buffer has.The design is realized in a 0.13-μm CMOS process and the simulation results show a good performance increased by ～34% with respect to the product of power consumption and speed.