基于SAT的串扰时延故障测试

随着深亚微米技术的不断发展和芯片运行速率的不断提高,串扰噪声问题越来越严重,对串扰时延测试已成为一个迫切的问题。在组合电路的基础上,将SAT(布尔可满足性)方法引入到串扰引起的时延测试中,通过词法分析和语法分析直接提取Verilog(硬件描述语言)源码的形式模型,组合成CNF(合取范式)形式。并在非鲁棒测试条件下,激活串扰时延故障,约简CNF范式表达式,最终输入SAT求解器得到测试矢量。在标准电路ISCAS’85上进行实验验证,结果表明:该算法对于串扰时延故障的测试矢量产生是有效的。