一种新型动态可重构的正则表达式匹配引擎设计

针对大规模数据处理和动态更新规则的网络计算需求,本文提出了一种新型动态可重构的正则表达式匹配(DRR)算法.算法采用参数化一致性表达方法,提高了正则表达式的动态匹配能力;采用专用电路与可重构电路的混合计算框架,设计了正则表达式匹配的并行计算加速引擎.在软硬件协同工作模式下,新型动态可重构的匹配加速引擎不仅可以最大化利用FPGA电路的可编程特性实现表达式匹配规则的动态更新,提高匹配的预处理速度,设计的专用ASIC并行匹配电路更大幅提高了正则表达式的匹配计算速度.本文采用TSMC 28nm CMOS工艺完成芯片的设计和流片,实验结果表明:本文设计实现的动态可重构的匹配加速引擎可以有效地适用于大多数应用场景下的正则表达式匹配,匹配计算的吞吐率达到280Gb/s,相比于同类型基于FPGA的匹配计算引擎实现了5倍以上的匹配速度提升.

一款基于码型检测SS-LMS算法的自适应均衡接收器

本文提出了一种新型的基于码型检测SS-LMS算法的自适应均衡接收器,所采用的7抽头判决反馈均衡器(DFE)和连续时间线性均衡器(CTLE)组合设计,可以有效消除信道传输中码间干扰的短距离后标分量,以及长拖尾后标分量和前标分量;同时,改进设计的基于码型检测SS-LMS算法,使均衡器可以动态补偿多种信道损耗,具有更快速稳定的收敛特性.本文所设计实现的自适应均衡接收器,采用TSMC28nmCMOS工艺完成了芯片的设计和流片,流片的测试结果表明,在12.5Gb/s的传输速率下,接收器可以最大补偿-25dB的半波特率通道衰减,均衡器系数在接收2×105 UI数据内收敛,收敛后接收误码率(BER)可以低于10^-12.

FDSOI背偏与体硅体偏电路的功耗性能对比

针对功耗和工作频率对22 nm FDSOI背偏和28 nm体硅体偏电路的偏置能力进行对比和分析。以带有4级分频电路的65级环阵(RO)为例进行后仿真,后仿真结果表明,利用背偏技术的22 nm FDSOI环阵的输出频率可在57. 8～206 MHz的范围内进行调节,相应的工作电流变化范围为24. 4～90. 4μA;而利用体偏技术的28 nm体硅环阵的输出频率调节范围则为92. 8～127 MHz,对应的工作电流变化范围为67. 8～129μA。对22 nm FDSOI工艺的环阵进行了实测,实测结果与仿真结果一致。分析认为,在功耗和性能2个方面,22 nm FDSOI电路的背偏调节能力优于28 nm体硅电路的体偏调节能力。

22nm FDSOI工艺单粒子瞬态脉宽研究

针对空间用集成电路共性技术问题,在22nm FDSOI(Fully Depleted Silicon on Insulator)工艺上开展单粒子效应技术研究意义重大。设计一款宽量程、高分辨率、精度可校准的SET(Single Event Transient)测试芯片,并经过实际流片和单粒子地面模拟试验,精确标定该工艺标准单元的单粒子脉冲宽度,填补当前辐射效应领域尚无该工艺相应数据的空白,为工艺线上设计空间用高性能电路奠定基础。