28nm HKMG技术中镍硅化物异常生长引发的失效

针对28nm高介电常数金属栅(HKMG)技术研发初期出现的镍硅化物异常导致的失效进行了深入探究。发现第二道镍硅化物激光退火工艺对产品良率有重要影响。对裸晶内失效位置进行透射电子显微镜(TEM)检测,结果表明失效区域均为PMOS器件的SiGe区域。这意味着在相同的热预算条件下,PMOS的工艺窗口相较于NMOS会更狭窄。结合激光退火工艺特性,在首次扫描过程中,受降温阶段的影响,晶圆特定区域会累积额外热量,使得该区域热预算异常升高,镍硅化物产生异常,导致产品良率损失;当激光退火温度降低40℃,镍硅化物缺陷问题得以成功解决,产品良率也得到明显提升。

金属栅极中的功函数材料有效调节能力分析

阐述不同膜厚、氧化时间和顶层功函数材料制备方法下,氮化钛对器件有效功函数和漏电流的调控能力。氮化钛膜厚增加,器件有效功函数增加的速率逐渐变缓,由0.16eVnm^(-1)(0~2.1nm)下降到0.11eVnm^(-1)(2.1~3.2nm)。氮化钛氧化1h会使器件有效功函数降低0.05eV,但栅漏电流随之增加,对器件的可靠性产生不利影响。此外,采用物理气相沉积法制备钛铝要比使用原子层沉积法更有利于降低器件的有效功函数,可能与后者碳含量较高,铝扩散能力降低有关。

FD-SOI器件中PMOS源漏区外延层形貌改善研究

阐述FD-SOI器件中SiGe-RSD形貌不规则是导致Si Cap层被金属扎穿的原因。针对这一问题,对SiGe-RSD的制备工艺进行逐层(L1/L2/L3)优化,最终制备出形貌规则、表面平整的样品。随后的接触通孔工艺环节Si Cap层未被扎穿,形成良好的合金,器件PMOSFET的性能也得到明显提升。

锗硅工艺开发过程中的缺陷改善

随着IC芯片特征尺寸进入45nm以后,锗硅(Si Ge)选择性外延工艺已成为不可或缺的关键性技术。虽然此技术可提升PMOS器件的性能,但其提升程度与器件中的缺陷息息相关。这些缺陷的产生不仅与外延工艺本身相关,也与工艺集成直接有关,会影响到后续多道工艺的缺陷检测,更会影响到器件的良率与可靠性。然而,关于此工艺在开发过程中遇到的常见性缺陷并未见相关报道。本文对这些常见性的缺陷进行归类并给出了产生的机理及相应的解决方案,为正在进行锗硅工艺开发的半导体公司和研究者们提供参考与指导。

FD-SOI器件中Hybrid Bulk区域表面平坦度改善的分析

阐述全耗尽绝缘体上硅(FDSOI)器件通过混合衬底(Hybrid Bulk)区域施加背栅偏压,能有效提高短沟道效应(SCE)抑制能力。针对原有FDSOI工艺流程引起的Hybrid Bulk区域表面平坦度问题,提出有效的工艺流程优化方案。在新工艺流程开发中,通过增强表面处理、优化膜层材质等方法改善相关缺陷,实现Hybrid Bulk区域表面平坦,无相关缺陷,从而满足生产需求。