基于FPGA的1553B总线接口板设计

基于FPGA的1553B通信网络的多路总线传输接口板,采用FPGA片内实现。通过Verilog程序和调用QuartusII软件内部宏模块完成。包括双冗余曼彻斯特II编解码及串并转换、总线传输逻辑、终端协议和消息处理、内存及控制器及子系统模块。编写Verilog代码时,检测信号采用跳变沿检测而避免电平检测,可提高系统可靠性。

嵌入式神经网络加速器及SoC芯片

为了提高人工智能加速器的运算效率和功耗效率,提出了一种新的卷积神经网络(CNN)加速器结构,并实现了神经网络存算一体的方法。首先,设计出一种神经网络架构,其具有高度并行计算以及乘加器(MAC)单元高效运行的特性。其次,为了降低功耗和面积,采用了对称的静态随机存储器(SRAM)阵列和可调数据流向结构,实现多层网络在SRAM中高效计算,减少了访问外部存储器次数,降低了功耗,提高运算效率。通过中芯国际40 nm工艺,完成了系统芯片(SoC)设计、流片与测试。结果表明运算速度在500 MHz下,算力可达288 GOPS;全速运行功耗89.4 mW;面积1.514 mm^(2);算力功耗比3.22 TOPS/W;40 nm算力面积比为95.1 GOPS/mm^(2)。与已有文献的相比,算力功耗至少提升4.54%,算力面积至少提升134%,对于嵌入式场景应用较适合。

一种ADC误差校正方法

本文通过公式推理,提出一种ADC误差校正方法,并给出具体实现电路和操作流程。通过特殊的参考比例设计,可以在参考源大小未知的情况下实现各种类型ADC的增益误差和失调误差校正。